时序路径上保持时间的调节装置与方法

摘要

本发明是关于时序路径上保持时间的调节装置与方法，该时序路径是片上系统中不同芯片间的同一时序路径。本发明保持时间的调整装置包含设置于这些芯片中一者上的保持时间延时装置，该保持时间延时装置选择给时序路径中的数据路径上加上不同的延时；及设置于这些芯片中其它者上的保持时间校验装置，该保持时间校验装置使用乱序逻辑校验时序路径的保持时间是否满足正确时序需要。保持时间延时装置基于保持时间校验装置的校验结果调整延时直至满足正确时序需要。本发明具有高性价比和数据传输稳定等优点。

主权项

一种时序路径上保持时间的调整装置，其特征在于，所述时序路径是片上系统中不同芯片间的同一时序路径；所述保持时间的调整装置包含：设置于所述芯片上的保持时间延时装置；该保持时间延时装置选择给所述时序路径中的数据路径上加上不同的延时；该保持时间延时装置与所述片上系统的主微控制器内核设置在同一个芯片上；该保持时间延时装置包含一多路选择器，该多路选择器设置在所述时序路径中的数据路径上，且位于芯片的输入输出管脚和组合逻辑之间；及设置于所述芯片上的保持时间校验装置；所述保持时间校验装置使用乱序逻辑校验所述时序路径的保持时间是否满足正确时序需要，所述保持时间延时装置基于所述保持时间校验装置的校验结果调整所述延时直至满足正确时序需要。