发明名称 半导体装置的制造方法
摘要 提供一种能够高精度地制造元件特性优良的超结半导体装置的制造方法。首先,重复形成n型外延层40的沉积以及成为第一并列pn层的n型杂质区域41和p型杂质区域42。沿深度方向对置的n型杂质区域41彼此和p型杂质区域42彼此分离。再沉积n型外延层40,形成p型RESURF区域、成为第二并列pn层的p型区域的p型杂质区域43b以及成为LOCOS膜16的端部正下方的p型区域的p型杂质区域43a。然后通过低温热处理形成LOCOS膜16,之后在热扩散p型基区时,使n型杂质区域41和p型杂质区域42、43b扩散,而使在深度方向的n型杂质区域41彼此以及p型杂质区域42、43b彼此相连而形成第一、第二并列pn层。
申请公布号 CN105321824A 申请公布日期 2016.02.10
申请号 CN201510236857.8 申请日期 2015.05.11
申请人 富士电机株式会社 发明人 西村武义;山口骏;坂田敏明
分类号 H01L21/336(2006.01)I;H01L29/78(2006.01)I;H01L29/06(2006.01)I 主分类号 H01L21/336(2006.01)I
代理机构 北京铭硕知识产权代理有限公司 11286 代理人 王颖;金玉兰
主权项 一种半导体装置的制造方法,其特征在于,所述半导体装置包括:活性区域,在导通状态时流过电流;终端构造部,围绕所述活性区域的周围,并确保预定的耐压;第一并列pn层,设置在从所述活性区域到所述终端构造部的范围内,配置为使第一导电型半导体区域与第二导电型半导体区域交替地重复;和第二并列pn层,配置在所述第一并列pn层的上表面,所述半导体装置的制造方法包括:第一形成工序,进行所述第一并列pn层的形成;第二形成工序,进行在所述第一并列pn层的表面沉积第一导电型的第一半导体层的工序,以及将第二导电型杂质选择性地导入所述第一半导体层,并且在与所述第一并列pn层的形成有所述第二导电型半导体区域的区域沿深度方向对置的位置形成第一个第二导电型杂质区域,而形成所述第二并列pn层的工序;第一热处理工序,通过温度低到能够抑制所述第一个第二导电型杂质区域的扩散的第一热处理,从而在所述终端构造部的所述第一半导体层的表面形成局部绝缘膜,以使局部绝缘膜的端部位于所述第一个第二导电型杂质区域上方;和第二热处理工序,通过第二热处理,使得所述第一个第二导电型杂质区域扩散。
地址 日本神奈川县川崎市
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