一种应答器逻辑控制装置

摘要

本申请公开了一种应答器逻辑控制装置，包括分频模块、功能选通模块、FSK通道模块、PSK通道模块和PSK解码调制模块，分频模块分别与功能选通模块、FSK通道模块、PSK通道模块和PSK解码调制模块连接，功能选通模块分别与FSK通道模块、PSK通道模块和PSK解码调制模块连接，PSK通道模块和PSK解码调制模块连接。本发明中，FSK通道模块和PSK通道模块能够分别在分频模块的输入频率的驱动下，完成各自对应通道报文的数据处理，即本发明采用了功能独立和通道独立的设计原则，因此，可以有效避免了因电气特性紊乱而导致FSK通道报文和PSK通道报文发生串扰的情况，从而大大提高了应答器逻辑控制装置的可靠性。

主权项

一种应答器逻辑控制装置，其特征在于，包括：分频模块、功能选通模块、频移键控FSK通道模块、相移键控PSK通道模块和PSK解码调制模块，其中，所述分频模块分别与所述功能选通模块、所述FSK通道模块、所述PSK通道模块和所述PSK解码调制模块连接；所述功能选通模块分别与所述FSK通道模块、所述PSK通道模块和所述PSK解码调制模块连接；所述PSK通道模块和所述PSK解码调制模块连接；当所述分频模块检测到复位电路发送的复位信号处于低电平时，所述分频模块、所述功能选通模块、所述FSK通道模块、所述PSK通道模块和所述PSK解码调制模块均进行逻辑复位；当所述复位信号由低电平变为高电平时，所述分频模块依据时钟配置电路的当前配置信息，从时钟电路输出的时钟信号中选择与所述当前配置信息适配的时钟源；所述功能选通模块在所述分频模块的输入频率的驱动下，检测A5接口命令是否符合第一预设标准；如果否，则所述FSK通道模块在所述分频模块的输入频率的驱动下，读取FSK存储器的报文数据，并将FSK通道报文输出至FSK发送电路；所述PSK通道模块在所述分频模块的输入频率的驱动下，读取PSK存储器的报文数据，并将PSK差分报文输出至所述PSK解码调制模块；所述PSK解码调制模块对所述PSK差分报文进行解码，并在报文使能信号的控制下，将解码后的PSK报文输出至PSK发送电路；如果是，则在写FSK通道报文命令符合第二预设标准的情况下，所述FSK通道模块将A5信号中的FSK通道报文写入所述FSK存储器；在写PSK报文命令符合第三预设标准的情况下，所述PSK通道模块将所述A5信号中的PSK报文写入所述PSK存储器；在读FSK通道报文存储器命令符合第四预设标准、读PSK报文存储器命令符合所述第四预设标准的情况下，所述FSK通道模块在所述分频模块的输入频率的驱动下，读取所述FSK存储器的报文数据，并将FSK通道报文输出至所述FSK发送电路；所述PSK通道模块在所述分频模块的输入频率的驱动下，读取所述PSK存储器的报文数据，并将PSK差分报文输出至所述PSK解码调制模块；所述PSK解码调制模块对所述PSK差分报文进行解码，并在报文使能信号的控制下，将解码后的PSK报文输出至所述PSK发送电路；在读生产存储器命令符合第五预设标准的情况下，所述FSK通道模块在所述分频模块的输入频率的驱动下，读取生产存储器的报文数据，并将生产报文输出至所述FSK发送电路。