一种基于FPGA和FIFO芯片的多通道HDLC数据处理装置

摘要

本发明公开了一种基于FPGA和FIFO芯片的多通道HDLC数据处理装置。该装置采用FPGA片上自带接收RAM和FPGA外挂接收FIFO芯片实现对接收HDLC数据和待发送数据的缓存，接收FIFO控制器通过高速轮询机制将所有通道接收RAM中数据高效快速传递到接收FIFO芯片，实现接收方向的大缓存，从而支持大数据突发业务；发送FIFO芯片根据各通道RAM状态将数据依次发送到对应通道RAM，发送FIFO芯片缓存大量的待发送数据，可使CPU一次操作写入大量数据，减少了CPU的频繁访问，有利于提高CPU效率利用。本发明提供的技术方案，能够充分利用FPGA并行运算速度快的优势和FIFO芯片大容量缓存的特点，且同时支持多路HDLC传输，具有大缓存、配置灵活、易扩展的特点。

主权项

一种基于FPGA和FIFO芯片的多通道HDLC数据处理装置，包括接收方向装置和发送方向装置，其中，接收方向装置包括第一RHDLC模块至第N RHDLC模块和第一CRC校验模块至第N CRC校验模块，发送方向装置包括第一THDLC模块至第N THDLC模块和第一CRC生成模块至第N CRC生成模块，其特征在于：接收方向装置还包括第一接收RAM控制器至第N接收RAM控制器、第一接收RAM至第N接收RAM、接收FIFO控制器和接收FIFO芯片，发送方向装置还包括第一发送RAM控制器至第N发送RAM控制器、第一发送RAM至第N发送RAM、发送FIFO控制器和发送FIFO芯片；发送方向：第一RHDLC模块至第N RHDLC模块均分别接收外部HDLC数据信息和时钟信息，将HDLC数据信息分别进行帧头检测、删零操作和帧尾检测后，将串行数据转换为并行数据，将并行数据一一对应输出至第一CRC校验模块至第N CRC校验模块；第一CRC校验模块至第N CRC校验模块采用并行异或运算将并行数据进行CRC校验，并根据校验结果对并行数据进行丢弃或一一对应输出到第一接收RAM控制器至第N接收RAM控制器；第一接收RAM控制器至第N接收RAM控制器分别根据接收第一接收RAM至第N接收RAM的状态将并行数据一一对应写入第一接收RAM至第N接收RAM；第一接收RAM至第N接收RAM分别将接收到的并行数据进行缓存；接收FIFO控制器根据第一接收RAM至第N接收RAM的状态和接收FIFO芯片的状态将第一接收RAM至第N接收RAM中的缓存数据写入接收FIFO芯片；接收FIFO芯片用于缓存接收到的并行数据；接收方向：发送FIFO芯片用于缓存待发送数据；发送FIFO控制器根据第一发送RAM至第N发送RAM的状态和发送FIFO芯片的状态将待发送数据从发送FIFO芯片中读取并一一对应写入第一发送RAM至第N发送RAM中；第一发送RAM至第N发送RAM用于分别缓存接收到的待发送数据；第一发送RAM控制器至第N发送RAM控制器用于对应读取第一发送RAM至第N发送RAM中的一帧数据并一一对应传递至第一CRC生成模块至第N CRC生成模块；第一CRC生成模块至第N CRC生成模块用于分别将一帧数据进行CRC生成操作并生成CRC校验码，将一帧数据和CRC校验码一起一一对应送至第一THDLC模块至第N THDLC模块；第一THDLC模块至第N THDLC模块用于分别将一帧数据进行插帧头标识、插零操作、插CRC校验码操作和插帧尾标识操作后形成并行数据，将并行数据转换为串行数据后发送至外部。