一种基于FPGA的高精度高集成度时间数字转换器及实现方法

摘要

本发明提供一种基于FPGA的高精度高集成度时间数字转换器及实现方法。该时间数字转换器包括细时间测量单元，该细时间测量单元由时间交替采样单元、多级采样数据缓冲单元、快拍和编码单元组成；本发明的目的在于提供一种基于FPGA的高集成度的精密时间数字转换器。创新点是细时间测量部分采用基于分相时钟交替采样、多级采样数据缓存和多级采样数据缓存数据的锁存快拍、快速编码组合架构的技术。具有结构简单、设计灵活性，可移植性强，测量死时间小，动态范围大、成本低、接口灵活等特点。可应用于航天领域、空间研究领域、通信、生物医药、地球动力学、相对论研究等等诸多领域。

主权项

一种基于FPGA的高精度高集成度时间数字转换器，该时间数字转换器包括细时间测量单元，其特征在于，该细时间测量单元由时间交替采样单元、多级采样数据缓冲单元、快拍和编码单元组成；其中，时间交替采样单元利用分相时钟和锁存器对时间信号进行采样；所述的时间数字转换器的细时间测量部分的时间交替采样单元，基于分相时钟和锁存器对时间信号进行交替时间采样的结构，一个采样周期的数据经锁存器统一时钟域后传给采样数据缓冲单元；多级采样数据缓冲单元利用多级移位寄存器组级联对采样单元采样数据进行多级缓冲；所述的时间数字转换器细时间测量单元，采用多级移位寄存器组将采样数据缓冲，目的是降低粗时间测量单元时钟频率，扩大时间测量范围，用于采样数据缓冲的移位寄存器组的级数由采样频率和粗时间计数器的频率的倍数关系决定；快拍和编码单元完成粗时间周期内的时间采样信息缓冲并进行编码；其中细时间测量采样单元基于时间内插原理实现，具体原理如下：利用FPGA内部的锁相环PLL结合反相器生成8个两两相位差为45度的一组时钟，利用该组时钟对同一待测时间信号进行采样，这样等效采样周期为原有时钟的1/8；从另一个角度来讲，8个相位差45度的时钟将原有时钟周期分为相等的8个时间片，该时间片即为细时间测量单元的最小量化单位，从而实现对时钟周期进行时间内插；为降低粗时间测量计数器的输入频率，进而提高其线性性和动态范围，缓冲单元对采样单元获取数据按时间先后进行多次缓冲，等效为扩展采样单元的位宽；编码单元实现对细时间测量采样数据进行编码输出细时间数字信息，压缩数据位宽；本部分直接采用二进制编码；粗时间测量单元的输入时钟在10MHz量级，可以实现很宽范围的时间测量；数据缓冲单元将粗、细时间测量单元测量的数字时间输出，连同测量通道编号、时间戳信息一并打包成64位信息送入数据缓冲单元FIFO进行数据缓冲，等待计算机将数字时间信息从数据缓冲单元读出。