MULTI-CORE MICROPROCESSOR POWER GATING CACHE RESTORAL PROGRAMMING MECHANISM

摘要

장치는 장치 프로그래머 및 저장공간을 포함한다. 장치 프로그래머는 압축된 구성 데이터로 반도체 퓨즈 어레이를 프로그램한다. 장치 프로그래머는 상기 다이 위에 배치된 복수의 코어를 위한 압축된 구성 데이터로 상기 반도체 퓨즈 어레이를 프로그램한다. 저장공간은 상기 복수의 코어 각각에 각각 상응하는 복수의 하위-저장공간을 포함하며, 상기 복수의 코어 중 하나는 상기 압축된 구성 데이터를 읽고 압축해제를 위해 파워업/리셋시 상기 반도체 퓨즈 어레이에 접근하고, 그리고 상기 복수의 코어 각각 내의 하나 이상의 캐시 메모리를 위한 복수의 압축해제된 구성 데이터 셋트를 상기 복수의 하위-저장공간 내에 저장하도록 구성되고, 파워 게이팅 이벤트 다음에 상기 복수의 코어 각각 중 하나는 상기 하나 이상의 캐시를 초기화하기 위한 상기 압축해제된 구성 데이터를 검색하고 사용하기 위해 상기 복수의 하위-저장공간 각각 중 상응하는 하나에 연속적으로 접근한다.