发明名称 |
动态的记忆体效能节流技术 |
摘要 |
的记忆体效能节流,一记忆体装置的实施例包括一记忆体堆叠,包括复数连接的记忆体元件,记忆体元件包括复数排组,复数排组包括第一排组与一第二排组,而一逻辑装置包括一记忆体控制器,记忆体控制器用以决定有关于一针对该第一排组的读取要求与一针对该第二排组的读取要求的资料信号之间的一不对齐量,并且基于决定该第一排组与该第二排组之间的不对齐大于一门槛,该记忆体控制器于一针对该第一排组的一资料信号与一针对该第二排组的一资料信号之间插入一时移。
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申请公布号 |
TWI518681 |
申请公布日期 |
2016.01.21 |
申请号 |
TW101145668 |
申请日期 |
2012.12.05 |
申请人 |
英特尔公司 |
发明人 |
托隆伊 布莱恩;萧马克 肯尼斯 |
分类号 |
G11C11/402(2006.01);G11C11/406(2006.01);G11C11/4063(2006.01);G11C5/02(2006.01) |
主分类号 |
G11C11/402(2006.01) |
代理机构 |
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代理人 |
恽轶群;陈文郎 |
主权项 |
一种记忆体装置,包含:一记忆体堆叠,包括复数耦接的记忆体元件,该等记忆体元件包括复数排组,该等复数排组包括一第一排组与一第二排组;及一逻辑装置,包括一记忆体控制器;其中,该记忆体控制器用以判定有关于一针对该第一排组的读取要求与一针对该第二排组的读取要求的资料信号之间的一不对齐量;以及基于所判定该第一排组与该第二排组之间的不对齐大于一门槛,该记忆体控制器用以插入一时移于针对该第一排组的一资料信号与针对该第二排组的一资料信号之间。
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地址 |
美国 |