一种4bit相位量化模数转换器电路结构

摘要

本发明公开了一种4bit相位量化ADC的电路结构，包括依次连接的输入预放大单元、加权分压网络、单端转差分放大单元、比较器阵列、LVDS输出缓冲，同时还包括为电路各组成部分提供偏置的片上偏置电路。优点：利用本发明，可通过分压及单端转差分相结合的方法，简便得到4bit相位量化所需的所有加权信号，同时可通过在比较器整列中加入冗余比较器的方法提高整个电路的性能。

主权项

一种4bit相位量化ADC的电路，其特征是由输入预放大单元、加权分压网络、单端转差分放大单元、比较器阵列、LVDS输出缓冲依次连接而成；所述单端转差分放大单元的结构包括第七电阻（R7）、第八电阻（R8）、第一NMOS管、第二NMOS管、第三NMOS管，其中第七电阻（R7）的一端与第八电阻（R8）的一端相接，第七电阻（R7）的另一端与第一NMOS管的漏极相接，第八电阻（R8）的另一端与第二NMOS管的漏极相接，第一NMOS管的源极、第二NMOS管的源极与第三NMOS管的漏极相接；实现加权信号由单端转变为差分，得到实现4bit相位ADC所需的8种加权信号±0.38I，±0.38Q和±0.92I，±0.92Q；所述比较器阵列包括A冗余比较器、B冗余比较器、C冗余比较器、D冗余比较器和A比较器、B比较器、C比较器、D比较器、E比较器、F比较器、G比较器、H比较器，其中A冗余比较器的一个信号输入端连接加权信号+0.92I、另一个输入端连接加权信号‑0.92I； B冗余比较器的一个信号输入端连接加权信号+0.38I、另一个信号输入端连接加权信号+0.92Q；C冗余比较器的一个信号输入端连接加权信号‑0.92Q、另一个信号输入端连接加权信号‑0.38Q；D冗余比较器的一个信号输入端连接加权信号‑0.38I、另一个信号输入端连接加权信号‑0.38Q；A比较器正信号输入端连接加权信号+0.92I、负信号输入端连接加权信号‑0.92I；B比较器正信号输入端连接加权信号+0.38Q、负信号输入端连接加权信号‑0.92I；C比较器正信号输入端连接加权信号+0.38Q、负信号输入端连接加权信号‑0.38I；D比较器正信号输入端连接加权信号+0.38I、负信号输入端连接加权信号‑0.92Q；E比较器正信号输入端连接加权信号+0.92Q、负信号输入端连接加权信号‑0.92Q；F比较器正信号输入端连接加权信号+0.92Q、负信号输入端连接加权信号+0.38I；G比较器正信号输入端连接加权信号‑0.38I、负信号输入端连接加权信号‑0.38Q；H比较器正信号输入端连接加权信号+0.38Q、负信号输入端连接加权信号+0.92I； 8种加权信号按照4bit相位ADC原理两两组合后进行电压比较，得出8路两两相差22.5°并与I/Q同频的方波。