高速同步数据采集卡

摘要

本发明涉及高速同步数据采集卡，包括母板和多组子板，子板上设置有子板模拟接口总线、子板功能电路和子板数字接口总线，所述子板模拟接口总线与模拟插座连接，子板数字接口总线与数字插座连接，子板数字接口总线包括十六根数据信号线、两根时钟信号线、三根AD配置信号线、三根子板功能配置信号线、1根+5V线和1根+3.3V线，子板模拟接口总线包括一组±5电源线、一组±15电源线、两根模拟输入线（ACH+，ACH-）、一根零偏偏置线OF_PZ、一根零偏校准线OF_ADJ、一根满偏校准线FS_ADJ、一根基准电压线REF、一根模拟输出线AOUT，本发明解决了现有的同步数据采集卡产品功能单一、采样精度和同步性差的技术问题，本发明具有高速同步、大缓存、高精度的优点。

主权项

高速同步数据采集卡，其特征在于：包括母板和多组子板，所述母板上设置有总线桥、可编程逻辑控制器FPGA、同步时钟单元、存储单元、电源电路、多组模拟插座和多组数字插座，所述总线桥的一端与总线连接，另一端与可编程逻辑控制器FPGA连接，所述同步时钟单元、存储单元、数字插座均与可编程逻辑控制器FPGA连接，所述子板上设置有子板模拟接口总线、子板功能电路和子板数字接口总线，所述子板模拟接口总线与模拟插座连接，所述子板数字接口总线与数字插座连接，所述子板数字接口总线包括十六根数据信号线、两根时钟信号线、三根AD配置信号线、三根子板功能配置信号线、1根+5V线和1根+3.3V线，所述三根子板功能配置信号线为状态锁存信号MD_RCK线、串行输入数据信号MD_SDA信和串行输入时钟信号MD_SCK线；所述十六根数据信号线、1根+5V线和三根子板功能配置信号线依次位于子板数字接口总线的一侧，所述两根时钟信号线、1根+3.3V线和三根AD配置信号线依次位于子板数字接口总线的另一侧；所述子板模拟接口总线包括一组±5电源线、一组±15电源线、两根模拟输入线ACH+，ACH‑、一根零偏偏置线OF_PZ、一根零偏校准线OF_ADJ、一根满偏校准线FS_ADJ、一根基准电压线REF、一根模拟输出线AOUT，所述两根模拟输入线ACH+，ACH‑、一根模拟输出线AOUT分别设置在子板模拟接口总线的两头，所述一组±5电源线和一组±15电源线位于子板模拟接口总线的中间；所述子板功能电路包括共模滤波线圈、模拟输入切换开关、信号调理电路、滤波电路、校准电路和AD转换电路，所述校准电路包括零偏校准电路和满偏校准电路，所述共模滤波线圈的输入端与子板模拟接口总线的两根模拟输入线ACH+，ACH‑连接，所述共模滤波线圈的输出端与模拟输入切换开关的一端连接，所述模拟输入切换开关的另一端与信号调理电路的输入端连接，所述零偏校准电路的一端与信号调理电路的零偏调整端连接，所述零偏校准电路的另一端与子板模拟接口总线的一根零偏偏置线OF_PZ和一根零偏校准线OF_ADJ连接，所述信号调理电路的输出端与滤波电路的输入端连接，所述滤波电路的输出端与AD转换电路的输入端连接，所述AD转换电路的输出端与子板数字接口总线中的数据信号线连接，所述满偏校准电路的输出端与AD转换电路的基准电压端连接，所述满偏校准电路的输入端与一根满偏校准线FS_ADJ和一根基准电压线REF连接。