| 摘要 |
박막 트랜지스터의 소스 영역 및 드레인 영역의 저저항화, 및 단채널 효과를 억제하여 S값을 저감한 반도체 장치 및 그 제작 방법을 제공하는 것을 목적으로 한다. 제 1 반도체층(102) 위에 게이트 절연막(103)을 통하여 형성된 게이트 전극(104)과, 상기 게이트 전극의 측면에 형성된 사이드 월(201)과, 상기 사이드 월의 단부(202)와, 상기 제 1 반도체층(102) 위에 접하여 적층된 제 2 반도체층(106)을 갖고, 상기 제 2 반도체층(106)은 상기 사이드 월의 단부(202)의 적어도 일부를 덮어 형성된다. |
