整合快闪记忆体元件与高介电常数介电层／金属闸极逻辑元件的凹陷化金属矽化物结构

摘要

嵌入式快闪记忆体的积体电路，此积体电路包含一半导体基板，包含一记忆体区域以及相邻记忆体区域的一逻辑区域。一逻辑元件位于逻辑区域上，包含一金属闸极以及介电常数大于3.9的一材料层分离金属闸极与半导体基板。一快闪记忆体单元元件位于记忆体区域上，包含一记忆体单元闸极，记忆体单元闸极藉由两侧的一介电区域电性绝缘。一金属矽化物接触垫位于记忆体单元闸极的一上表面上，其中记忆体单元闸极的上表面以及金属矽化物接触垫的一上表面相对于金属闸极的一上表面以及介电区域的上表面凹陷化。并提供此积体电路的制备方法。

主权项

一种嵌入式快闪记忆体元件的积体电路，包含：一半导体基板，包含一记忆体区域以及相邻该记忆体区域的一逻辑区域；一逻辑元件位于该逻辑区域上，包含一金属闸极以及介电常数大于3.9的一材料层分离该金属闸极与该半导体基板；一快闪记忆体单元元件位于该记忆体区域上，该快闪记忆体单元元件包含一记忆体单元闸极，该记忆体单元闸极藉由两侧的一介电区域电性绝缘；以及一金属矽化物接触垫位于该记忆体单元闸极的一上表面上，其中该记忆体单元闸极的该上表面以及该金属矽化物接触垫的一上表面相对于该金属闸极的一上表面以及该介电区域的上表面凹陷化。