发明名称 排序加速度处理器,方法,系统,及指令
摘要 处理器态样包含紧缩资料暂存器、及解码单元以将指令解码。指令标示要包含第一组至少四资料元件的第一源紧缩资料、标示要包含第二组至少四资料元件的第二源紧缩资料、及标示目的地储存位置。执行单元与紧缩资料暂存器及解码单元耦合。执行单元将结果紧缩资料储存在目的地储存位置中以回应指令。结果紧缩资料包含至少四索引,索引可识别第一及第二源紧缩资料中对应的资料元件位置。索引是储存在结果紧缩资料中的位置中,位置是代表第一及第二源紧缩资料中对应的资料元件之排序次序。
申请公布号 TW201602904 申请公布日期 2016.01.16
申请号 TW104105067 申请日期 2015.02.13
申请人 英特尔股份有限公司 发明人 葛隆 夏;卡司诺 弗拉德
分类号 G06F9/30(2006.01) 主分类号 G06F9/30(2006.01)
代理机构 代理人 林志刚
主权项 一种处理器,包括:复数紧缩资料暂存器;解码单元,用以将指令解码,该指令标示用以包含第一组至少四资料元件的第一源紧缩资料、标示用以包含第二组至少四资料元件的第二源紧缩资料、及标示目的地储存位置;执行单元,与该紧缩资料暂存器及该解码单元耦合,该执行单元将结果紧缩资料储存在该目的地储存位置中以回应该指令,该结果紧缩资料包含至少四索引,该多个索引用以识别该第一及该第二源紧缩资料中对应的资料元件位置,以及该多个索引用以储存在该结果紧缩资料中的位置中,该位置是代表该第一及第二源紧缩资料中对应的资料元件之排序次序。
地址 美国