电流模式逻辑四分之一速率预测性回馈等化器架构

摘要

明揭示一种用于速率减小之预测性决策回馈等化(decision feedback equalization；DFE)之系统。在一实施例中，复数个取样器-多工器区块(sampler-multiplexer block)一次一个地对所接收类比讯号进行取样，每一取样器-多工器区块包含由一多相位时脉控制之二个取样器及一多工器-锁存器(multiplexer-latch)，且使用每一多工器-锁存器的可表示最后所接收位元之值之输出来控制另一多工器-锁存器之选择输入(select input)，俾使该另一多工器-锁存器选择二个取样器其中之适当一者，每一取样器在取样之前对该所接收类比讯号应用一不同校正。每一多工器-锁存器皆系为一时控元件(clocked element)，该时控元件在其时脉输入处之讯号具有一第一逻辑位准时跟循资料输入，且在其时脉输入具有另一(即，一第二)逻辑位准时保持该时控元件之输出状态。

主权项

一种用于预测性决策回馈等化之系统，该系统包含：一第一取样器-多工器区块(sampler-multiplexer block)及一第二取样器-多工器区块，该第一取样器-多工器区块及该第二取样器-多工器区块其中之每一者包含：一第一取样器及一第二取样器，该第一取样器与该第二取样器具有一共同类比输入(common analog input)及一共同时脉输入(common clock input)，该第一取样器及该第二取样器其中之每一者将在该共同时脉输入处之一时脉讯号系为一第一逻辑位准时保持该第一取样器及该第二取样器其中之每一者之输出状态；以及一多工器-锁存器(multiplexer-latch)，连接至该第一取样器之一输出及该第二取样器之一输出，该多工器-锁存器具有一时脉输入、一选择输入(select input)、及一输出，该多工器-锁存器将在该时脉输入处之一时脉讯号系为一第二逻辑位准时保持该多工器-锁存器之输出状态，该第一取样器-多工器区块之该多工器-锁存器之该输出连接至该第二取样器-多工器区块之该多工器-锁存器之该选择输入；以及一时脉产生器(clock generator)，具有：一第一时脉输出，具有一第一相位及实质上等于50%之工作循
环(duty cycle)，以及一第二时脉输出，具有相对于该第一相位被延迟一个单位间隔(unit interval)之一第二相位及实质上等于50%之工作循环，该时脉产生器之该第一时脉输出连接至该第一取样器-多工器区块之该第一取样器与该第二取样器之该共同时脉输入，以及该时脉产生器之该第二时脉输出连接至该第一取样器-多工器区块之该多工器-锁存器之该时脉输入及该第二取样器-多工器区块之该第一取样器与该第二取样器之该共同时脉输入。