Semiconductor memory device of single gate structure and semiconductor memory device array of single gate structure

摘要

실시예에 따른 싱글 게이트 구조의 반도체 메모리 소자는 반도체 기판의 상부에 나란히 형성된 제1도전형 웰 및 제2도전형 웰; 상기 제1도전형 웰 및 상기 제2도전형 웰 위에 각각 형성된 제1 게이트 및 제2 게이트; 상기 제1 게이트 일측의 상기 제1도전형 웰에 형성된 제2도전형 제1 이온주입영역 및 상기 제1 게이트 타측의 상기 제1도전형 웰에 형성된 제2도전형 제2 이온주입영역; 상기 제2 게이트 일측의 상기 제2도전형 웰에 형성된 제1도전형 제1 이온주입영역 및 상기 제2 게이트 타측의 상기 제2도전형 웰에 형성된 제1도전형 제2 이온주입영역을 포함한다. 실시예에 의하면, 반도체 메모리 소자가 셀렉트 NMOS TR과 플로팅 PMOS TR이 직렬로 연결된 싱글 게이트 구조로 구현됨으로써, 반도체 메모리 소자의 크기를 최소화하고 셀의 집적도를 증가시킬 수 있다.