| 发明名称 | 半导体器件 | ||
| 摘要 | 本发明涉及一种半导体器件，其降低SiC衬底和电极之间的接触电阻。当在从钛层侧至SiC衬底侧的方向上通过俄歇电子能谱(AES)溅射分析硅化物层时，对应于硅化物层的深度分布的溅射时间被定义为t<sub>s</sub>。在这种情况下，在从0.4t<sub>s</sub>至t<sub>s</sub>的溅射时间的范围内从钛层侧的硅化物层的深度分布包含其中由AES溅射确定的钛原子占由AES溅射确定的所有原子的5原子％或更多的区域。 | ||
| 申请公布号 | CN105244371A | 申请公布日期 | 2016.01.13 |
| 申请号 | CN201510381995.5 | 申请日期 | 2015.07.02 |
| 申请人 | 瑞萨电子株式会社 | 发明人 | 贝沼隆浩;五十岚崇;稻川浩巳;新井岳;藤井裕二;冈村孝宏;豊田久志 |
| 分类号 | H01L29/45(2006.01)I;H01L21/285(2006.01)I | 主分类号 | H01L29/45(2006.01)I |
| 代理机构 | 中原信达知识产权代理有限责任公司 11219 | 代理人 | 李兰;孙志湧 |
| 主权项 | 一种半导体器件，包括：SiC衬底；设置在所述SiC衬底的表面中并且包含镍和钛的硅化物层；以及堆叠在所述硅化物层上方的金属层，其中，在从所述金属层侧至所述SiC衬底侧的方向上通过俄歇电子能谱(AES)溅射分析所述硅化物层的情况下，当对应于所述硅化物层的深度分布的溅射时间被定义为t<sub>s</sub>时，在从0.4t<sub>s</sub>至t<sub>s</sub>的溅射时间的范围内从所述金属层侧的所述硅化物层的深度分布包含由AES溅射确定的钛原子占由AES溅射确定的所有原子的5原子％或更多的区域。 | ||
| 地址 | 日本东京 | ||