用于可编程逻辑器件的宽范围可编程能力的异构收发器体系结构

摘要

可编程逻辑器件（PLD）上的高速串行数据收发器电路系统，其包括：一些能以高达第一较低最大数据率的数据率工作的信道，和其他能以高达第二较高最大数据率的数据率工作的信道。速度较低的信道是由速度较低的锁相环（PLL）电路系统提供，并且具有处理以较低数据率发射的数据所需的其他电路组件。速度较高的信道是由速度较高的PLL提供的，并且具有处理以较高数据率发射的数据所需的其他电路组件。

主权项

一种用于可编程逻辑器件上的串行数据接收器，所述串行数据接收器包括：多个第一信道，每个第一信道具有6Gbps串行比特率工作范围，其中所述多个第一信道中的每一个被配置为接收串行比特率高达所述6Gbps串行比特率工作范围的串行数据信号，第二信道，其具有10Gbps串行比特率工作范围，其中所述第二信道被配置为接收具有所述10Gbps串行比特率的串行数据信号，所述10Gbps串行比特率超过所述多个第一信道中的每一个的所述6Gbps串行比特率工作范围，至少一个锁相环电路，其供应第一、第二和第三时钟信号；时钟信号分配电路系统，其包括：一组第一导体，其将所述第一、第二和第三时钟信号分配给所述多个第一信道；和用于允许所述多个第一信道中的每一个选择所述第一、第二或第三时钟信号以便该信道使用的电路，和不同于该组第一导体的第二导体，其将所述第三时钟信号分配给所述第二信道。