发明名称 |
複数の128ビットデータパスにおけるSHA1ラウンド処理のための命令セット |
摘要 |
一実施形態によれば、プロセッサは、第1の命令は、第1のオペランド、第2のオペランド、および第3のオペランドを有し、第1のオペランドは、4つのSHA状態を格納する第1の格納位置を指定し、第2のオペランドは、複数のSHA1メッセージ入力を、第5のSHA1状態と組み合わせて格納する第2の格納位置を指定する、SHA1ハッシュアルゴリズムを処理する第1の命令を受信するための命令デコーダを備える。プロセッサは、命令デコーダに結合され、第1の命令に応答して、第3のオペランドにおいて指定された組み合わせの論理関数を用いて、第1のオペランドおよび第2のオペランドから得られた複数のSHA1状態およびメッセージ入力に、複数のSHA1ラウンドオペレーションの少なくとも4つのラウンドを実行する、実行ユニットを更に備える。 |
申请公布号 |
JP2015537284(A) |
申请公布日期 |
2015.12.24 |
申请号 |
JP20150534472 |
申请日期 |
2013.06.14 |
申请人 |
インテル・コーポレーション |
发明人 |
ウォルリッチ、ギルバート エム.;ヤップ、カーク エス.;ゴーパル、ヴィノード;ガリー、ショーン エム.;ギルフォード、ジェイムス ディー. |
分类号 |
G06F9/30;G06F9/38;G09C1/00 |
主分类号 |
G06F9/30 |
代理机构 |
|
代理人 |
|
主权项 |
|
地址 |
|