一种包括共用选择晶体管栅极的非易失性存储器单元

摘要

本实用新型的各个实施例涉及包括共用选择晶体管栅极的非易失性存储器单元。本实用新型涉及两个配对存储器单元(C11，C12)，每个配对存储器单元包括浮置栅极晶体管(FGT11，FGT12)，其包括状态控制栅极(CG)，与包括由两个存储器单元共用的选择控制栅极(SGC)的选择晶体管(ST11、ST12)，该浮置栅极晶体管的漏极连接至相同的位线(BL)。

主权项

一种在半导体衬底(PW)上的非易失性存储器，其特征在于包括：至少一个位线(BL)，至少两个控制栅极线(CGL<i>，CGL<i+1>)，至少一个字线(WL<i,i+1>)，至少一个配对存储器单元对(C11、C12，C21、C22)，包括：第一存储器单元，包括：第一浮置栅极晶体管(FGT11)，具有：控制栅极(CG)，耦合至第一控制栅极线(CGL<i>)，第一导电端子，耦合至所述位线，以及第二导电端子，通过第一选择晶体管(ST11、ST3)而耦合至源极线，所述第一选择晶体管具有：选择控制栅极(SGC)，耦合至所述字线，以及第二存储器单元，包括：第二浮置栅极晶体管(FGT12)，具有：控制栅极，耦合至所述第二控制栅极线(CGL<i+1>)，第一导电端子，耦合至所述位线，以及第二导电端子，通过第二选择晶体管(ST12、ST3)而耦合至所述源极线，所述第二选择晶体管与所述第一选择晶体管共用所述选择控制栅极，以及装置，用于独立于所述第二存储器单元地对所述第一存储器单元进行编程，并且反之亦然，所述存储器被配置为：通过向所述位线(BL)施加第一正电压(BLV3)、并且向所述第一控制栅极线(CGL<i>)施加第二正电压(Vpg)，借由流过所述第一存储器单元的编程电流(I1)，通过热电子注入，而对所述第一存储器单元(C11，C21)进行编程，以及当对所述第一存储器单元编程时，向所述第二控制栅极线(CGL<i+1>)施加第三正电压(Vsp)，所述第三正电压能够使得编程电流流过所述第二存储器单元(C12，C22)而不使所述第二存储器单元切换为被编程状态。