| 主权项 |
一种处理器，其包含：执行指令之一第一核心，该第一核心包括具有一重新排序缓冲器(ROB)之一管线，该ROB包括复数个输入项，每一输入项与在该管线中接收之一指令相关联；及一关键指令逻辑，其判定一载入指令是否为一关键指令，且若为是，则向该处理器之一系统代理发送与该载入指令相关联之一记忆体请求异动，该记忆体请求异动具有用以指示该关键指令之一关键指示符；及该系统代理耦接至该第一核心且包括：一分散式快取控制器，该分散式快取控制器具有复数个部分，每一部分与一分散式共用快取记忆体之一对应部分相关联；一记忆体控制器，其与耦接至该处理器之一系统记忆体介接；及一互连结构，其将该分散式共用快取记忆体及该分散式快取控制器与该第一核心耦接，其中该系统代理用以在该记忆体请求异动被指示为一关键指令时排定该记忆体请求异动之优先次序。 |
