非易失性存储器和通过附加修改的空存储单元加速测试地址解码器的方法

摘要

本发明涉及一种非易失性存储器的结构和设计，特别涉及被嵌入或集成到集成电路(IC)中的这样一些存储器的结构和设计。为了解决用于这样的存储器、特别是用于相关解码器测试的过多测试时间问题，修改预定的、与存储器规模有关数量的非易失性存储单元，从而将这些单元转换成具有固定内容图型的ROM单元。因为这些附加的ROM单元只是被修改的非易失性单元，所以它们与后者只是稍有差别。因此，它们在制造过程期间并不需要作更多的努力，并且，更为重要的是，只使用存储器芯片或集成电路上少量的附加空间，却对于测试却提供很大的好处。当使用成对的基本上对称的非易失性存储单元时，每对具有一条公用位线，这条位线触点的除去或中断可以用于将一个固定值(例如“0”)加到此对单元中，并且反过来也一样。在测试期间，写入和从非易失性存储器中读出一个简单的并因而只需要最少时间的图型，最好是检验板图型，从而允许快速确定解码器的正确功能，这允许只利用最少的时间来完全测试存储器的解码器。

主权项

1.一种非易失性存储器，包括存储单元矩阵以及用于对存储单元寻址的至少一个解码器，·所述存储器包括至少一附加行或一附加列的附加存储单元，其中所述附加存储单元是通过中断至所述附加存储单元的位线连接修改成硬编码的ROM单元的R/W单元。