| 发明名称 | 用于形成半导体器件的细微图案的方法 | ||
| 摘要 | 本发明公开一种用于制造半导体器件的细微图案的方法，包括：在底层上形成具有厚度t1的硬掩模图案；在所述硬掩模图案上形成具有厚度t2的光可穿透性薄膜；在所述光可穿透性薄膜上形成光可吸收性薄膜；在不使用曝光掩模的情况下，在产生的结构上执行曝光工序，同时控制曝光能量的量以使曝光的光达到深度T，所述深度从所述光可穿透性薄膜的顶面测量到所述底层的顶面，其中t2＜T≤t1+t2；在产生的结构上执行显影工序以在所述硬掩模图案之间形成有机掩模图案；以及使用所述硬掩模图案和所述有机掩模图案作为蚀刻掩模来蚀刻所述底层以形成底层图案。 | ||
| 申请公布号 | CN100501919C | 申请公布日期 | 2009.06.17 |
| 申请号 | CN200710000593.1 | 申请日期 | 2007.01.12 |
| 申请人 | 海力士半导体有限公司 | 发明人 | 郑载昌 |
| 分类号 | H01L21/00(2006.01)I;H01L21/02(2006.01)I;H01L21/3213(2006.01)I;H01L21/768(2006.01)I;H01L21/28(2006.01)I;H01L21/027(2006.01)I;G03F7/00(2006.01)I;G03F7/20(2006.01)I | 主分类号 | H01L21/00(2006.01)I |
| 代理机构 | 北京天昊联合知识产权代理有限公司 | 代理人 | 顾红霞;张天舒 |
| 主权项 | 1. 一种用于制造半导体器件的细微图案的方法，所述方法包括：在底层上形成具有第一间距和厚度t1的硬掩模图案，所述硬掩模图案包括第一结构和第二结构，所述底层设置在半导体基板上；在所述硬掩模图案和所述底层上形成具有厚度t2的光可穿透性薄膜；在所述光可穿透性薄膜上形成光可吸收性薄膜，所述光可吸收性薄膜具有基本为平面的上表面；在不使用曝光掩模的情况下，在所述光可吸收性薄膜、所述光可穿透性薄膜和所述硬掩模图案上执行曝光工序，所述曝光工序涉及控制曝光能量的量以使光达到深度T，所述深度从设置在所述硬掩模图案上的所述光可穿透性薄膜的顶面测量到所述底层的顶面，其中t2<T≤t1+t2；之后，执行显影工序以形成设置在所述硬掩模图案的所述第一和第二结构之间的额外图案，所述额外图案包括所述光可穿透性薄膜的一部分和所述光可吸收性薄膜的一部分；以及使用所述硬掩模图案和所述额外图案作为蚀刻掩模来蚀刻所述底层，所述底层提供具有第二间距的底层图案，其中所述第二间距小于所述第一间距。 | ||
| 地址 | 韩国京畿道 | ||