高动态扩频精密测距接收机

摘要

一种高动态扩频精密测距接收机，采用灵活的现场可编程门阵列+数字信号处理的结构，实现全数字化操作；其主要包括FPGA及DSP两大模块；其中，FPGA具体包括硬件及软件的设计；DSP模块具体主程序、中断服务程序和环路处理程序三个组成部分。本发明的高动态扩频精密测距接收机，测距精度高，在通信中抗干扰能力高，测控精确。

主权项

1. 一种高动态扩频精密测距接收机，采用灵活的现场可编程门阵列+数字信号处理的结构，实现全数字化操作；其主要包括FPGA及DSP两大模块；其特征在于：(一)FPGA硬件模块设计FPGA模块采用自顶向下的设计方法，按照外部接口——内部功能模块的信息流设计，主要由FPGA外部接口、FPGA接收模块构成：(1)FPGA外部接口模块设计，包括：FPGA与DSP接口：完成与DSP-EMIF之间数据总线、地址总线、控制总线连接，其中控制总线中含有片选、读写控制、输出使能、系统复位等信号线；DSP可以通过数据总线对FPGA内部寄存器、存储空间进行读写操作；DSP通过地址总线进行地址译码对FPGA内部进行寻址操作；FPGA与射频前端接口：射频前端信号通过ADC采样后，得到数字信号，在FPGA内部进行数字信号锁存后，进行数字信号处理；FPGA载波、伪码模拟信号接口：输出含有载波多谱勒的数字信号，通过DAC与带通滤波器BPF后，进行电平调节，送给射频前端；系统工作时钟接口：接收射频前端输出的系统工作时钟；1PPS时钟基准输出接口：输出本地1PPS秒脉冲时间基准；1PPS可调时间输出接口：输出本地调整1PPS秒脉冲时间；1PPM可调时间输出接口：输出本地调整1PPM分秒冲时间；(2)FPGA接收模块设计FPGA接收模块主要构成单元包括：伪码快捕单元载波伪码跟踪环路数据恢复与帧同步再生数据组帧与数据CRC纠错载波相位与伪码相位提取寄存器其中，伪码快捕单元：接收AD转换电路输出的数字中频信号，产生再生载波对数字中频信号进行下变频，完成载波剥离；采用FFT方法实现相关运算；对相关结果进行检测判决，并计算信噪比；在捕获完成时获得扩频信号的伪码相位和载波多普勒频移的粗略估计，将其与捕获状态一起输出给载波和码跟踪电路；(二)FPGA模块软件设计FPGA专用数字信号处理器的设计将分为顶层设计和模块级设计；顶层设计用于描述各模块间的关系，模块级设计用于实现各模块的功能；顶层设计成DSP数据控制接口模块、前向测距通道处理模块和前向遥测通道处理模块三个部分；前向测距通道处理模块和前向遥测通道处理模块包括积分清除计算单元、载波锁频环处理单元、载波锁相环处理单元、再生伪码发生器单元、位同步处理单元、帧同步处理单元；【1】积分清除计算单元：由数字混频器、数字相关器等组成；数字混频器的作用是将GPS射频前端输出的数字中频信号变换成I、Q两路数字零中频信号，便于后面进行基带信号解扩；其中，数字混频器用乘法器实现。载波NCO的I、Q输出与输入信号在乘法器中进行数字下变频，于是去除输入信号载频而保留了用于基带相关的码；其中，数字相关器由数字乘法器和积分-清除器构成；所述的数字相关器的功能：1)将锁频环载波NCO查找表输出的本地复制I，Q两路载波信号与数字中频信号幅度转换后的结果相乘，实现中频数字信号的下变频；2)下变频的结果利用码环的再生伪码发生器产生的各路再生伪码进行解扩，每0.2ms得到的积分清除结果输出，作为之后的锁频环鉴别器以及相位旋转模块的输入；所述的数字相关器的算法如下：1)将锁频环载波NCO的输出Nco和幅度转换后的结果Adc下变频，就是将二者进行乘法运算，得到二进制表示的补码结果。硬件实现中调用了FPGA芯片中集成的硬件乘法器；2)积分清除的原理就是用一个累加器对数字下变频后输入信号与再生伪码相乘的每一位结果在系统时钟Clk62的上升沿进行累加，经过0.2ms的积分累积后，在再生5KHz为高电平时，利用Clk62时钟的下降沿锁存积分清除结果并输出，同时利用62MHz的上升沿进行同步置数；【2】载波锁频环处理单元该单元包括载波相位累积器和载波锁频环NCO查找表子单元；A.载波相位累积器模块设计载波相位累积器硬件包括：预置寄存器、更新寄存器、累加器、累加结果寄存器、整周计数器组成；所述的载波相位累积器功能描述：1)累加锁频环环路频率字与中频频率字，累加的结果作为锁频环载波NCO正余弦查找表的输入；2)累加锁频环环路频率字，输出锁频环多普勒载波累加器计数值；所述的载波相位累积器功能描述算法描述：1)在伪码再生5KHz同步时钟超前四个时钟周期的ReClk5K_E_4prd的高电平更新频率字；2)用系统时钟Clk62的上升沿对新的频率字和中频频率字进行累加，并取NCO累加结果的高12位作为查找表的输入；3)用系统时钟Clk62的上升沿对新的频率字进行单独累加，取49位累加结果作为锁频环多普勒载波累加器计数值；B.载波锁频环NCO查找表的设计载波锁频环NCO查找表设置有频率控制字输入接口，载波环路通过不断调整载波锁频环NCO查找表的频率字来保持对接收信号载波频率和相位的跟踪；载波锁频环NCO查找表要有足够的频率分辨率，保证能够高精度测量载波多普勒频率，这就要求载波锁频环NCO查找表要有足够的相位累加器字长，来满足频率分辨率的要求；载波锁频环NCO查找表的基准频率f_s＝62MHz；当载波锁频环NCO查找表的相位累加器字长为32位时，频率分辨率为δf＝f_clk/2³²＝0.014Hz，可满足上面载波频率调整的需要；设频率控制字为W，则输出频率为$f_o=\frac{W}{2^{32}}{f}_s$由于前面的相位累加的功能已经在载波相位累积器模块里面实现了，因此本部分只实现查找表的功能；载波锁频环NCO查找表功能描述：根据载波相位累积器的输出，产生本地复制载波信号；载波锁频环NCO查找表算法描述：将载波相位累积器累加结果的高12位送入正余弦查找表(由ISE7.1生成的IP核)当中，输出的8位查表值在62MHz系统时钟的上升沿进行锁存；【3】载波锁相环处理单元载波锁相环处理单元主要完成以下功能：1)接收外部复位控制信号，对自身进行复位，即返回至起始状态；2)对输入的数字中频信号进行下变频、解扩以及积分清除，并提取0.2ms时刻的即时通道，超前滞后1/2、1/4通道的积分清除器结果给主信号处理器；3)提取0.2ms时刻的载波整数、小数周相位，NCO累加结果寄存器的值给主信号处理器；4)进行接收数据的解调，输出串行解调数据和帧同步信号；该载波锁相环处理单元包括载波相位累积器与载波NCO查找表单元；载波相位累积器的功能描述累加锁相环环路频率字，输出锁相环多普勒载波累加器计数值，累加的结果的(31 downto20)共12位作为锁相环载波NCO正余弦查找表的输入；载波相位累积器的算法描述1)在伪码再生5KHz同步时钟超前四个时钟周期的ReClk5K_E_4prd的高电平更新频率字；2)用系统时钟Clk62的上升沿对新的频率字进行累加，取49位累加结果作为锁相环多普勒载波累加器计数值，并取NCO累加结果的共12位作为查找表的输入；B.载波锁相环NCO查找表模块设计根据载波PLL相位累积器的输出，产生本地复制载波信号；载波锁相环NCO查找表的算法：将载波相位累积器累加结果的共12位送入正余弦查找表当中，输出的8位查表值在62MHz系统时钟的上升沿进行锁存；【4】再生伪码发生器单元模块设计再生伪码发生器单元是为伪码跟踪环路提供多路伪码的单元，它接收捕获电路部分给出的FFT快捕码片数，在时钟的推动下产生即时及超前、滞后分别为码相位的各路伪码，用于对输入数据码相位的鉴别；【5】位同步处理单元(1)功能描述测距信号的信息位和伪码周期是同步的。信息位速率是1kbps，每一位数据中包含1个伪码周期。数据位时钟对应伪码周期的起始位置；(2)算法描述测距通道在跟踪环路锁定时，用作环路积分清除的再生5kHz时钟的上升沿对应伪码周期的起始位置；位同步模块由数字锁相环组成；数字锁相环根据本地估算的位同步时钟的相位误差，对本地估算出的位同步时钟相位进行连续不断的反馈调节，从而达到使本地估算的位同步时钟相位跟踪测距信号位同步时钟相位的目的；I_Circum_sign为输入的数据流，对其进行符号判决，得到+1或者-1作为位同步数字锁相环的输入信号；【6】帧同步处理单元(1)功能描述位同步结束后，需要进行数据解调。对位时钟内的10点数据累加，判断累加结果的符号，大于0此位判定为‘1’，小于0此位判定为‘0’数据解调之后，同步数据帧的传输还需要实现帧同步，即要确定一帧数据传输开始的时刻通过连续不断的检测帧同步字“EDE20”来确定数据帧的开始时刻(2)算法描述串行数据在位同步逻辑恢复出的位时钟的作用下，依次移入移位寄存器将移位寄存器的内容与预知的固定帧同步字进行比较，如果两者相同，则输出高电平，否则保持低电平，这样，比较逻辑输出的高电平脉冲即为检测出来的帧同步脉冲但是这样的结果不能直接输出，因为在数据帧的数据段中有可能出现伪帧同步字，从而导致输出虚假的帧同步脉冲，影响数据的正确接收比较逻辑输出的高电平脉冲需要输入帧保护模块，消除虚假脉冲帧保护模块在内部设立有一个帧同步状态标志，在初始时刻，该标志指示尚未得到真正的帧同步脉冲，即尚未实现帧同步在接收到来自比较逻辑的第一个高脉冲后，由于没有先验知识判定该脉冲是否为真正的帧同步脉冲，为了防止该帧数据丢失，假定它为真正的帧同步脉冲，将它输出根据数据帧出现的规律，经过一段确知的时间后，应该在确定的时刻能够检测到帧同步脉冲的出现如果没能检测到高脉冲，则说明比较逻辑前次输出的高脉冲不是真正的帧同步脉冲，上述过程继续如果连续3次都能在指定位置检测到帧同步脉冲，则认为已经完成帧同步任务，使帧同步状态标志指示已经实现帧同步。以后就只在预测的位置让比较逻辑产生的帧同步脉冲通过；在实现帧同步以后，仍旧在预测的时刻检测比较逻辑输出的高脉冲，如果连续3没能检测到预期的帧同步高脉冲，则认为失去帧同步，需要重启帧同步过程；(三)DSP模块详细设计DSP信号处理器程序流程包括主程序、中断服务程序和环路处理程序三个组成部分，将载波和伪码的跟踪锁定过程放在10kHz中断程序内，只要有新数据来就立即进行环路跟踪；(1)DSP主程序流程主程序是DSP后向通道处理软件程序中的主要部分，对DSP的外部存储器和中断的设置，完成对整个DSP软件程序的控制处理。主程序的主要功能是完成初始化工作和环路处理程序的循环控制，初始化工作包括CSL库的初始化，全局变量初始化；另外，主程序中还完成了中断的映射与设置；(2)中断服务程序中断服务程序是DSP对外部硬件中断的响应之后，读取所需外部接口数据而设计的；中断服务程序的主要功能是通过开关中断的过程中完成外部数据的读入，另外，每开一次中断读取完数据后，将该通道软件中断标志置高，以备主程序进行环路处理的程序控制；(3)环路处理程序环路处理程序为DSP后向处理的核心部分，实现数据鉴别算法，环路滤波算法，处理完后得到的数据要向FPGA前向通道处理器输出，以完成整个跟踪过程。