缓冲电路半导体装置

摘要

本发明提供一种半导体装置，将高于电源电压VDD的施加电压VBUS输入给端子BUS，在电压VBUS小于向电源电压VDD加上阈值电压Vthp后的电压时，向栅极端子G4施加从电源电压VDD减去阈值电压Vthn后的电压，PMOS晶体管P4导通。向栅极端子G2提供电源电压VDD，使PMOS晶体管P2截止。在电压VBUS大于等于向电源电压VDD加上阈值电压Vthp后的电压时，向栅极端子G4提供电压VBUS，使PMOS晶体管P4截止，并且使PMOS晶体管P3导通，向栅极端子G2供给电压VBUS，使PMOS晶体管P4截止。与施加电压VBUS无关，不会流过来自端子BUS的不必要的泄漏电流，能够正确地保持电压电平。

主权项

一种缓冲电路半导体装置，其输出端子或输入输出端子被施加高于自身的电源电压的电压信号，其特征在于具有：串联连接在电源电压源与所述输出端子或所述输入输出端子之间的第1PMOS晶体管(P1)和第2PMOS晶体管(P2)；栅极驱动部(8)，在非输出状态下提供所述电源电压，在输出状态下提供接地电压；以及第1栅极电压控制部(6)，设置在所述栅极驱动部(8)和所述第2PMOS晶体管(P2)的栅极端子之间，在施加给所述输出端子或所述输入输出端子的施加电压处于第1区域时阻止从所述第2PMOS晶体管(P2)的栅极端子向所述栅极驱动部(8)提供所述施加电压，在所述施加电压处于第2区域时且在输出状态下向所述第2PMOS晶体管(P2)的栅极端子提供来自所述栅极驱动部(8)的供给电压，所述第1区域表示在非输出状态下所述施加电压大于或等于向所述电源电压加上规定电压后的电压，所述第2区域表示所述施加电压小于所述向所述电源电压加上规定电压后的电压，其中，所述第1PMOS晶体管(P1)的栅极端子在非输出状态下被保持为所述电源电压，而在输出状态下根据输出信号被驱动，所述第2PMOS晶体管(P2)的栅极端子，在所述施加电压处于第1区域时，被设定成所述施加电压，在所述施加电压处于第2区域时，被设定成所述电源电压。