一种处理器访问慢速存储器的控制方法

摘要

本发明公开了一种处理器访问慢速存储器的控制方法，采用可编程逻辑单元提供访问存储器所需的全部信号：地址，数据，片选等，并提供存储器信息暂存单元，以及READY信号状态指示单元，供处理器采用相应的访问命令。由于本发明引入可编程逻辑器件CPLD作为高速处理器与慢速存储器之间的中转设备，CPLD提供必要的数据发送/接收缓冲单元，以及状态指示单元，进一步保证了存储器数据访问的稳定性与可靠性，提供了存储器数据的经CPLD预处理的途径，能够满足存储器与处理器数据位宽不同的应用要求，另外CPLD内部逻辑灵活可调，扩大了处理器对接不同型号慢速存储器的应用范围。

主权项

1. 一种处理器访问慢速存储器的控制方法，其特征在于，所述处理器读取存储器中的数据的处理过程如下：11)处理器将需要读取的寄存器地址信息发送到可编程逻辑单元的地址缓存单元中；12)可编程逻辑单元根据步骤11)中的地址信息，给可编程逻辑单元到存储器的地址总线赋值；13)处理器发出读取控制指令，触发可编程逻辑单元向存储器发送片选和读取信号；14)可编程逻辑单元等待接收存储器数据完成信号，并将存储器发送的数据存入可编程逻辑单元的接收数据缓存单元中，并置位信号状态指示单元；15)处理器查询可编程逻辑单元中的信号状态指示单元，当其被置位时，从可编程逻辑单元的接收数据缓存单元中取出存储器发送的数据。