一种用于拖线阵声纳的水下数字式高速数据传输电路

摘要

本发明公开了一种用于拖线阵声纳的水下数字式高速数据传输电路。该电路包括：RS485接收电路、FPGA逻辑电路、HOTLink发送接收电路、晶振电路。其中的FPGA逻辑电路包括串并转换电路，FIFO电路，RS485接收状态控制电路，HOTLink接收状态控制电路，HOTLink发送状态控制电路，复用器和优先级判决电路。本发明提供的水下数据传输电路具有性能可靠、数据传输速率高、小型化等优点，可用于拖线阵声纳的水下高速数据传输。

主权项

1、一种用于拖线阵声纳的水下数字式高速数据传输电路，包括：RS485接收电路(1)，采用RS485传输协议接收两路数据，用于接收低数据率的数据包；FPGA逻辑电路(2)，与所述RS485接收电路(1)连接，相互传送控制信号和数据信号；HOTLink发送接收电路(3)，与所述FPGA逻辑电路(2)连接；其中，所述HOTLink发送接收电路(3)，采用HOTLink传输协议接收和发送数据，主要用于接收和发送高数据率的数据包；所述HOTLink发送接收电路(3)由一HOTLink发送电路(41)，一HOTLink接收电路(42)和分别与之相连接的第一变压器(43)、第二变压器(44)组成；其中，HOTLink发送电路(41)通过发送双绞线(G)发送数据；HOTLink接收电路(42)则通过接收双绞线(K)接收数据；晶振电路(4)，分别与所述RS485接收电路(1)、所述FPGA逻辑电路(2)、所述HOTLink发送接收电路(3)连接，用于提供时钟信号；其中，所述FPGA逻辑电路(2)，包括：第一FIFO电路(21)；第二FIFO电路(22)；第一串并转换电路(23)，与所述第一FIFO电路(21)连接；第二串并转换电路(24)，与所述第二FIFO电路(22)连接；所述第一和第二串并转换电路的输入端分别与所述RS485接收电路(1)连接，用于接收所述RS485接收电路(1)接收的两路数据并将转换后的数据分别输入所述第一和第二FIFO电路；第三FIFO电路(25)，用于接收所述HOTLink发送接收电路(3)接收的一路数据包；RS485接收状态控制电路(26)，用于控制所述RS485接收电路(1)的状态；HOTLink接收状态控制电路(27)，用于控制所述HOTLink发送接收电路(3)的接收状态；优先级判决电路(28)，与所述RS485接收状态控制电路(26)和所述HOTLink接收状态控制电路(27)的中断信号连接，并将判决结果输入到复用器(29)中；所述第一FIFO电路(21)、第二FIFO电路(22)、第三FIFO电路(25)的输出信号进入所述复用器(29)，所述复用器(29)的输出信号进入第四FIFO电路(30)；HOTLink发送状态控制电路(31)，用于控制所述HOTLink发送接收电路(3)的发送状态；所述第四FIFO电路(30)与所述HOTLink发送状态控制电路(31)连接，输出优先级高的数据包到所述HOTLink发送接收电路(3)进行转发；所述RS485接收状态控制电路(26)分别与所述第一FIFO电路(21)和所述第二FIFO电路(22)连接；所述HOTLink接收状态控制电路(27)与所述第三FIFO电路(25)连接；所述优先级判决电路(28)通过顺序优先级机制进行判决，所述顺序优先级机制如下：设定本传输电路中RS485接收电路(1)接收数据包的优先级为优先级最低的两个min、min+1，其中min＝0，1，2，…，max；设定本传输电路的基准优先级为min，同时设定本传输电路的最高优先级为max，设定优先级判决电路(28)收到数据包的优先级为i，其中min≤i≤max，max的取值大小为水下数据传输链路中水下数字式数据传输电路的个数减1；优先级判决电路(28)按照优先级从高到低的顺序发送该数据包，首先发送优先级为max的数据包，其他两个数据包处于等待状态，每发送一个数据包，优先级判决电路(28)计数加1，当计数大小为max-min+1的时候，计数清零，优先级判决电路(28)重新开始计数。