| 发明名称 | 顶层和次顶层金属均加厚的集成电路制作方法及叠层电感 | ||
| 摘要 | 本发明公开了顶层和次顶层金属均加厚的集成电路制作方法及叠层电感；该方法包括：制作多层金属，其中顶层和次顶层金属的厚度均大于2.8微米。本发明通过加厚顶层和次顶层金属的厚度，有效降低了顶层和次顶层金属的电阻率，从而提高了片上电感的Q值。 | ||
| 申请公布号 | CN102087996A | 申请公布日期 | 2011.06.08 |
| 申请号 | CN200910201908.8 | 申请日期 | 2009.12.08 |
| 申请人 | 上海华虹NEC电子有限公司 | 发明人 | 邱慈云;徐向明;蔡描;王生荣 |
| 分类号 | H01L21/77(2006.01)I;H01L21/768(2006.01)I;H01L27/00(2006.01)I;H01L23/528(2006.01)I;H01F17/00(2006.01)I;H01F41/04(2006.01)I | 主分类号 | H01L21/77(2006.01)I |
| 代理机构 | 上海浦一知识产权代理有限公司 31211 | 代理人 | 孙大为 |
| 主权项 | 一种顶层和次顶层金属均加厚的集成电路制作方法；其特征在于，包括：制作多层金属，其中顶层和次顶层金属的厚度均大于2.8微米。 | ||
| 地址 | 201206 上海市浦东新区川桥路1188号 | ||