| 主权项 |
一种偏压电流产生器，包括：一与绝对温度成正比电流产生器，其只包含主动电路元件，并产生一与操作温度成正比之第一电流；一与绝对温度成反比电流产生器，其只包含主动电路元件，并产生一与前述操作温度成反比之第二电流；以及一加总电路，其将前述第一电流与前述第二电流相加以产生一偏压电流。如申请专利范围第1项所述之偏压电流产生器，其中前述偏压电流是大体上独立于前述操作温度而产生的。如申请专利范围第1项所述之偏压电流产生器，其中前述PTAT电流产生器包含：一PMOS串叠式电流镜，其包含：在一第一参考电压与一第一节点之间串列连接之一第一PMOS电晶体及一第二PMOS电晶体，其中前述第一PMOS电晶体之一闸极耦接至前述第一节点，且前述第二PMOS电晶体之一闸极耦接至一第一偏压；及在前述第一参考电压与一第二节点之间串列连接之一第三PMOS电晶体及一第四PMOS电晶体，其中前述第三PMOS电晶体之一闸极耦接至前述第一节点，且前述第四PMOS电晶体之一闸极耦接至前述第一偏压；一NMOS串叠式电流镜，其包含：在前述第一节点与一第三节点之间串列连接之一第一NMOS电晶体及一第二NMOS电晶体，其中前述第一NMOS电晶体之一闸极耦接至一第二偏压，且前述第二NMOS电晶体之一闸极耦接至前述第二节点；及在前述第二节点与一第四节点之间串列连接之一第三NMOS电晶体及一第四NMOS电晶体，其中前述第三NMOS电晶体之一闸极耦接至前述第二偏压，且前述第四NMOS电晶体之一闸极耦接至前述第二节点；一串列连接在前述第三节点与一第二参考电压之间的第一二极体；以及一串列连接在前述第四节点与前述第二参考电压之间的第二二极体。如申请专利范围第3项所述之偏压电流产生器，其中前述第一参考电压包含一电源电压，且其中前述第二参考电压包含一接地电压。如申请专利范围第3项所述之偏压电流产生器，其中前述第一二极体包含一PNP型双极接面电晶体，其之一射极连接至前述第三节点且其之一基极及一集极连接至前述第二参考电压，且其中前述第二二极体包含一PNP型双极接面电晶体，其之一射极连接至前述第四节点且其之一基极及一集极连接至前述第二参考电压。如申请专利范围第3项所述之偏压电流产生器，其中前述第一偏压处于一足以使前述第二PMOS电晶体及前述第四PMOS电晶体饱和的电压位准处，且其中前述第二偏压处于一足以使前述第一NMOS电晶体及前述第三NMOS电晶体饱和的电压位准处。如申请专利范围第3项所述之偏压电流产生器，其中前述IPTAT电流产生器包含：在前述第一参考电压与一第五节点之间串列连接之一第五PMOS电晶体及一第六PMOS电晶体，其中前述第五PMOS电晶体之一闸极耦接至前述第一节点且前述第六PMOS电晶体之一闸极耦接至前述第一偏压；及在前述第五节点与前述第二参考电压之间串列连接之一第五NMOS电晶体及一第六NMOS电晶体，其中前述第五NMOS电晶体及前述第六NMOS电晶体各自组态为一二极体组态；一连接在前述第一参考电压与一第六节点之间的第七PMOS电晶体，其中前述第七PMOS电晶体之一闸极耦接至前述第六节点；以及在前述第六节点与前述第二参考电压之间串列连接之一第七NMOS电晶体及一第八NMOS电晶体，其中前述第七NMOS电晶体之一闸极耦接至前述第二节点，且前述第八NMOS电晶体之一闸极耦接至前述第五节点。如申请专利范围第7项所述之偏压电流产生器，其中前述加总电路包含：在前述第一参考电压与一第七节点之间串列连接之一第八PMOS电晶体及一第九PMOS电晶体，其中前述第八PMOS电晶体之一闸极耦接至前述第一节点且前述第九PMOS电晶体之一闸极耦接至前述第一偏压；一连接在前述第一参考电压与前述第七节点之间的第十PMOS电晶体，其中前述第十PMOS电晶体之一闸极耦接至前述第六节点；一连接在前述第七节点与前述第二参考电压之间的第九NMOS电晶体，其中前述第九NMOS电晶体之闸极耦接至前述第七节点；以及一连接在一藉以抽取前述偏压电流的偏压节点与前述第二参考电压之间的第十NMOS电晶体，其中前述第十NMOS电晶体之闸极耦接至前述第七节点。如申请专利范围第3项所述之偏压电流产生器，进一步包含一偏压产生器，前述偏压产生器包括一产生前述第一偏压之第一偏压产生器及一产生前述第二偏压之第二偏压产生器，前述第一偏压产生器包含：在前述第一参考电压与前述第二参考电压之间串列连接之一第十一PMOS电晶体及一第十一NMOS电晶体，其中前述第十一PMOS电晶体之闸极耦接至前述第一节点，前述第十一NMOS电晶体之闸极耦接至前述第十一PMOS电晶体与前述第十一NMOS电晶体之间的一接面；在前述第一参考电压与前述第二参考电压之间串列连接之一第十二PMOS电晶体及一第十二NMOS电晶体，其中前述第十二PMOS电晶体之闸极耦接至前述第十二PMOS电晶体与前述第十二NMOS电晶体之间的一接面，前述第十二NMOS电晶体之闸极耦接至前述第十一NMOS电晶体之前述闸极；以及在前述第一参考电压与前述第二参考电压之间串列连接之一第十三PMOS电晶体、一第十四PMOS电晶体及一第十三NMOS电晶体，其中前述第十三PMOS电晶体之闸极耦接至前述第十二PMOS电晶体之前述闸极，前述第十四PMOS电晶体之闸极耦接至前述第十四PMOS电晶体与前述第十三NMOS电晶体之间的一接面，前述第十三NMOS电晶体之闸极耦接至前述第十二NMOS电晶体之前述闸极，其中前述第十四PMOS电晶体与前述第十三NMOS电晶体之前述接面提供前述第一偏压；以及前述第二偏压产生器包含：在前述第一参考电压与一第八节点之间串列连接之一第十五PMOS电晶体及一第十五NMOS电晶体，其中前述第十五PMOS电晶体之闸极耦接至前述第一节点，前述第十五NMOS电晶体之闸极耦接至前述第十五PMOS电晶体与前述第十五NMOS电晶体之间的一接面；在前述第一参考电压与前述第八节点之间串列连接之一第十六PMOS电晶体、一第十四NMOS电晶体及一第十六NMOS电晶体，其中前述第十六PMOS电晶体之闸极耦接至前述第一节点，前述第十四NMOS电晶体之闸极耦接至前述第十六PMOS电晶体与前述第十四NMOS电晶体之间的一接面，前述第十六NMOS电晶体之闸极耦接至前述第十五NMOS电晶体之前述闸极；以及在前述第八节点与前述第二参考电压之间串列连接之一第三二极体，其中前述第十六PMOS电晶体与前述第十四NMOS电晶体之间的前述接面提供前述第二偏压。如申请专利范围第9项所述之偏压电流产生器，其中前述第三二极体包含一PNP型双极接面电晶体，其之一射极连接至前述第八节点且其之一基极及一集极连接至前述第二参考电压。如申请专利范围第3项所述之偏压电流产生器，进一步包含一启动电路，其确保前述PTAT电流产生器及前述IPTAT电流产生器中之电晶体初始化超越一退化偏压(degenerate bias)。如申请专利范围第11项所述之偏压电流产生器，其中前述启动电路包含：在前述第一参考电压与前述第二参考电压之间串列连接之一第十七PMOS电晶体、一第十八PMOS电晶体、一第十九NMOS电晶体及一第二十NMOS电晶体，其中前述第十七PMOS电晶体及前述第十八PMOS电晶体之闸极各自耦接至前述第二参考电压，前述第十九NMOS电晶体之一闸极耦接至前述第二偏压且前述第二十NMOS电晶体之一闸极耦接至前述第二节点；一串列连接在前述第一节点与前述第二参考电压之间的第十七NMOS电晶体；以及一串列连接在前述第一偏压与前述第二参考电压之间的第十八NMOS电晶体。如申请专利范围第1项所述之偏压电流产生器，其中前述加总电路包含：一第一电流镜，其回应于前述PTAT产生之前述第一电流而产生一第一镜像电流；一第二电流镜，其回应于前述IPTAT产生之前述第二电流而产生一第二镜像电流；以及一第三电流镜，其基于前述第一镜像电流与前述第二镜像电流之总和而产生前述偏压电流。如申请专利范围第1项所述之偏压电流产生器，其中前述第一电流是进一步作为沿一第一电流路径之至少一电晶体之一第一纵横比相对于沿一第二电流路径之至少一电晶体之一第二纵横比的一函数而产生的，前述第二电流路径及前述第一电流路径是处于一电流镜组态中，前述第一电流路径及前述第二电流路径中对应电晶体的前述第一纵横比及前述第二纵横比是不同的。如申请专利范围第14项所述之偏压电流产生器，其中前述第二电流是进一步作为前述PTAT电流产生器中产生之一电压除以用以产生前述第二电流的前述IPTAT电流产生器中之一主动电路元件的一函数而产生。如申请专利范围第1项所述之偏压电流产生器，其中前述PTAT电流产生器包含：一包含复数个电晶体之第一电流路径；以及一包含复数个电晶体之第二电流路径，前述第二电流路径之前述复数个电晶体中的至少一者对应于前述第一电流路径之前述复数个电晶体中之一者，前述第一电流路径及前述第二电路路径之前述对应电晶体中的至少一对具有一不同之纵横比，其中回应于前述第一电流路径及前述第二电流路径之前述对应电晶体的前述不同纵横比而产生前述第一电流。如申请专利范围第16项所述之偏压电流产生器，其中前述IPTAT电流产生器包含一包含复数个电晶体之第三电流路径，其中前述第二电流是作为前述PTAT电流产生器中产生之一电压除以用以产生前述第二电流的前述第三电流路径中之一电晶体的一函数而产生。如申请专利范围第1项所述之偏压电流产生器，其中前述PTAT电流产生器包含：一串列连接在一第一参考电压与一第三节点之间的第一二极体；一串列连接在前述第一参考电压与一第四节点之间的第二二级体；一PMOS串叠式电流镜，其包含：在前述第三节点与一第一节点之间串列连接之一第一PMOS电晶体及一第二PMOS电晶体，及在前述第四节点与一第二节点之间串列连接之一第三PMOS电晶体及一第四PMOS电晶体，其中前述第一PMOS电晶体及前述第三PMOS电晶体之闸极耦接至前述第二节点，且前述第二PMOS电晶体及前述第四PMOS电晶体之闸极耦接至一第一偏压；以及一NMOS串叠式电流镜，其包含：在前述第一节点与一第二参考电压之间串列连接之一第一NMOS电晶体及一第二NMOS电晶体，以及在前述第二节点与前述第二参考电压之间串列连接之一第三NMOS电晶体及一第四NMOS电晶体，其中前述第一NMOS电晶体及前述第三NMOS电晶体之闸极耦接至一第二偏压，且前述第二NMOS电晶体及前述第四NMOS电晶体之闸极耦接至前述第一节点。如申请专利范围第18项所述之偏压电流产生器，其中前述第一参考电压包含一电源电压且其中前述第二参考电压包含一接地电压。如申请专利范围第18项所述之偏压电流产生器，其中前述第一二极体包含一NPN型双极接面电晶体，其之一射极连接至前述第三节点，且其之一基极及一集极连接至前述第一参考电压，且其中前述第二二极体包含一NPN型双极接面电晶体，其之一射极连接至前述第四节点，且其之一基极及一集极连接至前述第一参考电压。如申请专利范围第18项所述之偏压电流产生器，其中前述第一偏压是处于一足以使前述第二PMOS电晶体及前述第四PMOS电晶体饱和的电压位准处，且其中前述第二偏压是处于一足以使前述第一NMOS电晶体及前述第三NMOS电晶体饱和的电压位准处。如申请专利范围第18项所述之偏压电流产生器，其中前述IPTAT电流产生器包含：在前述第一参考电压与一第五节点之间串列连接之一第五PMOS电晶体及一第六PMOS电晶体，前述第五PMOS电晶体及前述第六PMOS电晶体各自组态为一二极体组态；及在前述第五节点与前述第二参考电压之间串列连接之一第五NMOS电晶体及一第六NMOS电晶体，其中前述第五NMOS电晶体之一闸极耦接至前述第二偏压，且前述第六NMOS电晶体之一闸极耦接至前述第一节点；在前述第一参考电压与一第六节点之间串列连接之一第七PMOS电晶体及一第八PMOS电晶体，其中前述第七PMOS电晶体之一闸极耦接至前述第五节点，且前述第八PMOS电晶体之一闸极耦接至前述第二节点；以及一连接在前述第六节点与前述第二参考电压之间的第七NMOS电晶体，其中前述第七NMOS电晶体之前述闸极耦接至前述第六节点。如申请专利范围第22项所述之偏压电流产生器，其中前述加总电路包含：在一第七节点与前述第二参考电压之间串列连接之一第八NMOS电晶体及一第九NMOS电晶体，其中前述第八NMOS电晶体之一闸极耦接至前述第二偏压，且前述第九NMOS电晶体之一闸极耦接至前述第一节点；一连接在前述第七节点与前述第二参考电压之间的第十NMOS电晶体，其中前述第十NMOS电晶体之一闸极耦接至前述第六节点；一连接在前述第一参考电压与前述第七节点之间的第九PMOS电晶体，其中前述第九PMOS电晶体之前述闸极耦接至前述第七节点；以及一连接在前述第一参考电压与一藉以抽取前述偏压电流的偏压节点之间的第十PMOS电晶体，其中前述第十PMOS电晶体之前述闸极耦接至前述第七节点。一种偏压电流产生器，包含：一产生一与操作温度成正比之第一电流的与绝对温度成正比(PTAT)电流产生器，其包含：一包含复数个电晶体之第一电流路径；及一包含复数个电晶体之第二电流路径，其中前述第二电流路径之前述复数个电晶体中之至少一者对应于前述第一电流路径之前述复数个电晶体中之一者，前述第一电流路径及前述第二电流路径之前述对应电晶体中之至少一对具有一不同纵横比，其中回应于前述第一电流路径及前述第二电流路径之前述对应电晶体之前述不同纵横比而产生前述第一电流；一产生一与前述操作温度成反比之第二电流的与绝对温度成反比(IPTAT)电流产生器，其包含：一包含复数个电晶体之第三电流路径，其中前述第二电流是作为前述PTAT电流产生器中产生之一电压除以用以产生前述第二电流的前述第三电流路径中之一电晶体的一函数而产生；以及一将前述第一电流及前述第二电流相加以产生一偏压电流的加总电路。如申请专利范围第24项所述之偏压电流产生器，其中前述PTAT电流产生器只包含主动电路元件。如申请专利范围第24项所述之偏压电流产生器，其中前述IPTAT电流产生器只包含主动电路元件。如申请专利范围第24项所述之偏压电流产生器，其中前述偏压电流是大体上独立于前述操作温度而产生的。如申请专利范围第24项所述之偏压电流产生器，其中前述PTAT电流产生器包含：一PMOS串叠式电流镜，其包含：在一第一参考电压与一第一节点之间串列连接之一第一PMOS电晶体及一第二PMOS电晶体，其中前述第一PMOS电晶体之一闸极耦接至前述第一节点，且前述第二PMOS电晶体之一闸极耦接至一第一偏压；及在前述第一参考电压与一第二节点之间串列连接之一第三PMOS电晶体及一第四PMOS电晶体，其中前述第三PMOS电晶体之一闸极耦接至前述第一节点，且前述第四PMOS电晶体之一闸极耦接至前述第一偏压；一NMOS串叠式电流镜，其包含：在前述第一节点与一第三节点之间串列连接之一第一NMOS电晶体及一第二NMOS电晶体，其中前述第一NMOS电晶体之一闸极耦接至一第二偏压，且前述第二NMOS电晶体之一闸极耦接至前述第二节点；及在前述第二节点与一第四节点之间串列连接之一第三NMOS电晶体及一第四NMOS电晶体，其中前述第三NMOS电晶体之一闸极耦接至前述第二偏压，且前述第四NMOS电晶体之一闸极耦接至前述第二节点；一串列连接在前述第三节点与一第二参考电压之间的第一二极体；以及一串列连接在前述第四节点与前述第二参考电压之间的第二二极体。如申请专利范围第28项所述之偏压电流产生器，其中前述第一参考电压包含一电源电压，且其中前述第二参考电压包含一接地电压。如申请专利范围第28项所述之偏压电流产生器，其中前述第一二极体包含一PNP型双极接面电晶体，其之一射极连接至前述第三节点，且其之一基极及一集极连接至前述第二参考电压，且其中前述第二二极体包含一PNP型双极接面电晶体，其之一射极连接至前述第四节点，且其之一基极及一集极连接至前述第二参考电压。如申请专利范围第28项所述之偏压电流产生器，其中前述第一偏压处于一足以使前述第二PMOS电晶体及前述第四PMOS电晶体饱和的电压位准处，且其中前述第二偏压处于一足以使前述第一NMOS电晶体及前述第三NMOS电晶体饱和的电压位准处。如申请专利范围第28项所述之偏压电流产生器，其中前述IPTAT电流产生器包含：在前述第一参考电压与一第五节点之间串列连接之一第五PMOS电晶体及一第六PMOS电晶体，其中前述第五PMOS电晶体之一闸极耦接至前述第一节点，且前述第六PMOS电晶体之一闸极耦接至前述第一偏压；及在前述第五节点与前述第二参考电压之间串列连接之一第五NMOS电晶体及一第六NMOS电晶体，其中前述第五NMOS电晶体及前述第六NMOS电晶体各自组态为一二极体组态；一连接在前述第一参考电压与一第六节点之间的第七PMOS电晶体，其中前述第七PMOS电晶体之闸极耦接至前述第六节点；以及在前述第六节点与前述第二参考电压之间串列连接之一第七NMOS电晶体及一第八NMOS电晶体，其中前述第七NMOS电晶体之一闸极耦接至前述第二节点，且前述第八NMOS电晶体之一闸极耦接至前述第五节点。如申请专利范围第32项所述之偏压电流产生器，其中前述加总电路包含：在前述第一参考电压与一第七节点之间串列连接之一第八PMOS电晶体及一第九PMOS电晶体，其中前述第八PMOS电晶体之一闸极耦接至前述第一节点，且前述第九PMOS电晶体之一闸极耦接至前述第一偏压；及一连接在前述第一参考电压与前述第七节点之间的第十PMOS电晶体，其中前述第十PMOS电晶体之一闸极耦接至前述第六节点；一连接在前述第七节点与前述第二参考电压之间的第九NMOS电晶体，其中前述第九NMOS电晶体之闸极耦接至前述第七节点；以及一连接在一藉以抽取前述偏压电流的偏压节点与前述第二参考电压之间的第十NMOS电晶体，其中前述第十NMOS电晶体之闸极耦接至前述第七节点。如申请专利范围第28项所述之偏压电流产生器，进一步包含一偏压产生器，前述偏压产生器包括一产生前述第一偏压之第一偏压产生器及一产生前述第二偏压之第二偏压产生器，前述第一偏压产生器包含：在前述第一参考电压与前述第二参考电压之间串列连接之一第十一PMOS电晶体及一第十一NMOS电晶体，其中前述第十一PMOS电晶体之闸极耦接至前述第一节点，前述第十一NMOS电晶体之闸极耦接至前述第十一PMOS电晶体与前述第十一NMOS电晶体之间的一接面；在前述第一参考电压与前述第二参考电压之间串列连接之一第十二PMOS电晶体及一第十二NMOS电晶体，其中前述第十二PMOS电晶体之闸极耦接至前述第十二PMOS电晶体与前述第十二NMOS电晶体之间的一接面，前述第十二NMOS电晶体之闸极耦接至前述第十一NMOS电晶体之前述闸极；以及在前述第一参考电压与前述第二参考电压之间串列连接之一第十三PMOS电晶体、一第十四PMOS电晶体及一第十三NMOS电晶体，其中前述第十三PMOS电晶体之闸极耦接至前述第十二PMOS电晶体之前述闸极，前述第十四PMOS电晶体之闸极耦接至前述第十四PMOS电晶体与前述第十三NMOS电晶体之间的一接面，前述第十三NMOS电晶体之闸极耦接至前述第十二NMOS电晶体之前述闸极，其中前述第十四PMOS电晶体与前述第十三NMOS电晶体之前述接面提供前述第一偏压；及前述第二偏压产生器包含：在前述第一参考电压与一第八节点之间串列连接之一第十五PMOS电晶体及一第十五NMOS电晶体，其中前述第十五PMOS电晶体之闸极耦接至前述第一节点，前述第十五NMOS电晶体之闸极耦接至前述第十五PMOS电晶体与前述第十五NMOS电晶体之间的一接面；在前述第一参考电压与前述第八节点之间串列连接之一第十六PMOS电晶体、一第十四NMOS电晶体及一第十六NMOS电晶体，其中前述第十六PMOS电晶体之闸极耦接至前述第一节点，前述第十四NMOS电晶体之闸极耦接至前述第十六PMOS电晶体与前述第十四NMOS电晶体之间的一接面，前述第十六NMOS电晶体之闸极耦接至前述第十五NMOS电晶体之前述闸极；以及一串列连接在前述第八节点与前述第二参考电压之间的第三二极体，其中前述第十六PMOS电晶体与前述第十四NMOS电晶体之间的前述接面提供前述第二偏压。如申请专利范围第34项所述之偏压电流产生器，其中前述第三二极体包含一PNP型双极接面电晶体，其之一射极连接至前述第八节点，且其之一基极及一集极连接至前述第二参考电压。如申请专利范围第28项所述之偏压电流产生器，进一步包含一启动电路，其确保前述PTAT电流产生器及前述IPTAT电流产生器中之电晶体初始化超越一退化偏压。如申请专利范围第24项所述之偏压电流产生器，其中前述启动电路包含：在前述第一参考电压与前述第二参考电压之间串列连接之一第十七PMOS电晶体、一第十八PMOS电晶体、一第十九NMOS电晶体以及一第二十NMOS电晶体，其中前述第十七PMOS电晶体及前述第十八PMOS电晶体之闸极各自耦接至前述第二参考电压，前述第十九NMOS电晶体之一闸极耦接至前述第二偏压，且前述第二十NMOS电晶体之一闸极耦接至前述第二节点；一串列连接在前述第一节点与前述第二参考电压之间的第十七NMOS电晶体；以及一串列连接在前述第一偏压与前述第二参考电压之间的第十八NMOS电晶体。如申请专利范围第24项所述之偏压电流产生器，其中前述加总电路包含：一第一电流镜，其回应于前述PTAT产生之前述第一电流而产生一第一镜像电流；一第二电流镜，其回应于前述IPTAT产生之前述第二电流而产生一第二镜像电流；以及一第三电流镜，其基于前述第一镜像电流与前述第二镜像电流之总和而产生前述偏压电流。如申请专利范围第24项所述之偏压电流产生器，其中前述PTAT电流产生器包含：一包含复数个电晶体之第一电流路径；以及一包含复数个电晶体之第二电流路径，前述第二电流路径之前述复数个电晶体中的至少一者对应于前述第一电流路径之前述复数个电晶体中之一者，前述第一电流路径及前述第二电路路径之前述对应电晶体中的至少一对具有一不同之纵横比，其中回应于前述第一电流路径及前述第二电流路径之前述对应电晶体的前述不同纵横比而产生前述第一电流。如申请专利范围第39项所述之偏压电流产生器，其中前述IPTAT电流产生器包含一包含复数个电晶体之第三电流路径，其中前述第二电流是作为前述PTAT电流产生器中产生之一电压除以用以产生前述第二电流的前述PTAT电流产生器中之一主动电路元件的一函数而产生。如申请专利范围第24项所述之偏压电流产生器，其中前述PTAT电流产生器包含：一串列连接在前述第一参考电压与一第三节点之间的第一二极体；一串列连接在前述第一参考电压与一第四节点之间的第二二极体；一PMOS串叠式电流镜，其包含：在前述第三节点与一第一节点之间串列连接之一第一PMOS电晶体及一第二PMOS电晶体，及在前述第四节点与一第二节点之间串列连接之一第三PMOS电晶体及一第四PMOS电晶体，其中前述第一PMOS电晶体及前述第三PMOS电晶体之闸极耦接至前述第二节点，且前述第二PMOS电晶体及前述第四PMOS电晶体之闸极耦接至一第一偏压；以及一NMOS串叠式电流镜，其包含：在前述第一节点与一第二参考电压之间串列连接之一第一NMOS电晶体及一第二NMOS电晶体，以及在前述第二节点与前述第二参考电压之间串列连接之一第三NMOS电晶体及一第四NMOS电晶体，其中前述第一NMOS电晶体及前述第三NMOS电晶体之闸极耦接至一第二偏压，且前述第二NMOS电晶体及前述第四NMOS电晶体之闸极耦接至前述第一节点。如申请专利范围第41项所述之偏压电流产生器，其中前述第一参考电压包含一电源电压且其中前述第二参考电压包含一接地电压。如申请专利范围第41项所述之偏压电流产生器，其中前述第一二极体包含一NPN型双极接面电晶体，其之一射极连接至前述第三节点，且其之一基极及一集极连接至前述第一参考电压，且其中前述第二二极体包含一NPN型双极接面电晶体，其之一射极连接至前述第四节点，且其之一基极及一集极连接至前述第一参考电压。如申请专利范围第41项所述之偏压电流产生器，其中前述第一偏压处于一足以使前述第二PMOS电晶体及前述第四PMOS电晶体饱和的电压位准处，且其中前述第二偏压处于一足以使前述第一NMOS电晶体及前述第三NMOS电晶体饱和的电压位准处。如申请专利范围第41项所述之偏压电流产生器，其中前述IPTAT电流产生器包含：在前述第一参考电压与一第五节点之间串列连接之一第五PMOS电晶体及一第六PMOS电晶体，前述第五PMOS电晶体及前述第六PMOS电晶体各自经组态为一二极体组态；及在前述第五节点与前述第二参考电压之间串列连接之一第五NMOS电晶体及一第六NMOS电晶体，其中前述第五NMOS电晶体之一闸极耦接至前述第二偏压，且前述第六NMOS电晶体之一闸极耦接至前述第一节点；在前述第一参考电压与一第六节点之间串列连接之一第七PMOS电晶体及一第八PMOS电晶体，其中前述第七PMOS电晶体之一闸极耦接至前述第五节点，且前述第八PMOS电晶体之一闸极耦接至前述第二节点；以及一连接在前述第六节点与前述第二参考电压之间的第七NMOS电晶体，其中前述第七NMOS电晶体之前述闸极耦接至前述第六节点。如申请专利范围第45项所述之偏压电流产生器，其中前述加总电路包含：在一第七节点与前述第二参考电压之间串列连接之一第八NMOS电晶体及一第九NMOS电晶体，其中前述第八NMOS电晶体之一闸极耦接至前述第二偏压，且前述第九NMOS电晶体之一闸极耦接至前述第一节点；一连接在前述第七节点与前述第二参考电压之间的第十NMOS电晶体，其中前述第十NMOS电晶体之一闸极耦接至前述第六节点；及一连接在前述第一参考电压与前述第七节点之间的第九PMOS电晶体，其中前述第九PMOS电晶体之闸极耦接至前述第七节点；以及一连接在前述第一参考电压与一藉以抽取前述偏压电流的偏压节点之间的第十PMOS电晶体，其中前述第十PMOS电晶体之闸极耦接至前述第七节点。 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