| 主权项 |
一种记忆体阵列(100)，包含：基材(222)；具有接点(240)的复数条位元线(224)；复数个记忆单元(200)，每一记忆单元系位于两条位元线(224)之间，且包含在该基材(222)上形成的电荷捕捉介电材料(209)；在该电荷捕捉介电材料(209)上形成的复数条字线(201,202)；以及在该等位元线接点(240)与邻近该等位元线接点(240)之该字线(201)之间的至少一个间隔物(234)，该间隔物(234)具有Si3N4的化学分子式。如申请专利范围第1项之记忆体阵列(100)，其中该电荷捕捉介电材料(209)包含：在该基材(222)上形成的下介电层(208)；在该下介电层(208)上形成的电荷捕捉层(206)；以及在该电荷捕捉层(206)上形成的上介电层(204)。如申请专利范围第1或2项之记忆体阵列(100)，其中该至少一个间隔物(234)系形成在该上介电层(204)上。如述申请专利范围第1或2项之记忆体阵列(100)，其中间隔物(234)使该边缘字线(201)与多于一条的位元线(224)之该等接点(240)隔离。如申请专利范围第1或2项之记忆体阵列(100)，其中该等间隔物(234)系于大约250埃至大约1300埃之范围。如申请专利范围第1或2项之记忆体阵列(100)，其中该等间隔物(234)系形成在该上介电层(204)上。如申请专利范围第1或2项之记忆体阵列(100)，其中该等间隔物(234)包含氮化矽、富含矽的氮化物、及氧氮化矽(SiON)中之一种或多种。如申请专利范围第1或2项之记忆体阵列(100)，其中该等电荷捕捉记忆单元(200)是双位元的记忆单元。如申请专利范围第1或2项之记忆体阵列(100)，其中该阵列(100)是大小为2(n+1)K之记忆体区块，其中n是大于0的整数。一种用于形成记忆体阵列之方法，包含下列步骤：提供基材(222)；在该基材(222)上形成电荷捕捉介电材料(209)；形成具有接点位置的复数条位元线(224)；在该电荷捕捉介电材料(209)上形成若干字线(201,202)；在该等位元线接点位置与邻近该等位元线接点位置之字线(201)之间处形成若干间隔物(234)，该间隔物(234)具有Si3N4的化学分子式；以及在该等位元线接点位置形成若干位元线接点(240)。 |
