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一种用来存取一第一序列式快闪记忆体(serial Flash memory)之记忆体控制器，包含有：一逻辑电路；一第一双向缓冲器，耦接于该逻辑电路，用来依据从该逻辑电路所产生之一控制讯号选择性地回转资料流之方向，该第一双向缓冲器包含有：一输入端，耦接于该逻辑电路之一第一资料输出端；一控制端，耦接于该逻辑电路，用来接收该控制讯号；以及一输出端，耦接于该逻辑电路之一第一资料输入端，该输出端系用来同时耦接于该第一序列式快闪记忆体之一资料输出端以及一资料输入端；以及一回转控制器，耦接该逻辑电路，用来接收该逻辑电路之一时脉讯号或该控制讯号，用以当该资料流之方向回转时产生一延迟。如申请专利范围第1项所述之记忆体控制器，其中该第一双向缓冲器为一三态缓冲器(Tri-State buffer)。如申请专利范围第1项所述之记忆体控制器，另包含有：一回转控制器，耦接于该逻辑电路以及该第一双向缓冲器之该控制端，用来控制该控制讯号之时序。如申请专利范围第3项所述之记忆体控制器，其中该回转控制器包含有：一可调延迟电路，电连接于该逻辑电路，用来接收该控制讯号以及输出一第一延迟控制讯号；一正反器，电连接于该逻辑电路，用来接收该控制讯号以及输出一第二延迟控制讯号，其中该正反器以及该逻辑电路系藉由一参考时脉之不同边缘来触发；以及一多工器，电连接于该正反器、该可调延迟电路以及该逻辑电路，用来接收来自该逻辑电路之一选择讯号、该第一延迟控制讯号以及该第二延迟控制讯号，以及依据该选择讯号从该第一延迟控制讯号以及该第二延迟讯号中选择输出一受选控制讯号到该第一双向缓冲器。如申请专利范围第3项所述之记忆体控制器，其中该回转控制器包含有：一正反器，电连接于该逻辑电路，用来接收该控制讯号以及输出一延迟控制讯号，其中该正反器以及该逻辑电路系藉由一参考时脉之不同边缘来触发；一多工器，电连接于该正反器以及该逻辑电路，用来接收该延迟控制讯号、该控制讯号以及来自该逻辑电路之一选择讯号，以及依据该选择讯号从该延迟控制讯号与该控制讯号中选择输出一受选控制讯号到该第一双向缓冲器；以及一可调延迟电路，电连接于该多工器，用来接收该受选控制讯号、延迟该受选控制讯号以及输出一延迟受选控制讯号到该第一双向缓冲器。如申请专利范围第1项所述之记忆体控制器，另包含有：一回转控制器，耦接于该逻辑电路之一时脉输出端，用来控制输出到该第一序列式快闪记忆体之一时脉讯号的时序。如申请专利范围第6项所述之记忆体控制器，其中该回转控制器包含有：一时脉闸控单元，用来依据从该逻辑电路所产生之一时脉闸控讯号来选择性地闸控该时脉讯号。如申请专利范围第6项所述之记忆体控制器，其中该回转控制器包含有：一可调延迟电路，用来接收该时脉讯号以及输出一延迟时脉讯号；以及一多工器，耦接于该可调延迟电路以及该逻辑电路之该时脉输出端，用来接收该延迟时脉讯号、该时脉讯号以及来自该逻辑电路之一选择讯号，以及依据该选择讯号从该延迟时脉讯号以及该时脉讯号中选择输出一受选时脉讯号。如申请专利范围第1项所述之记忆体控制器，其中该逻辑电路包含有：一资料传输逻辑电路，耦接于该逻辑电路之该第一资料输出端；以及一资料接收逻辑电路，耦接于该逻辑电路之该第一资料输入端；以及该记忆体控制器另包含：一可调延迟电路，偶接于该逻辑电路之一时脉输出端以及该资料接收逻辑电路，用来接收输出到该第一序列式快闪记忆体之一时脉讯号并输出一延迟时脉讯号来驱动该资料接收逻辑电路。如申请专利范围第1项所述之记忆体控制器，其中该记忆体控制器可存取一第二序列式快闪记忆体，以及该第一双向缓冲器之该输出端系另用来同时耦接于该第二序列式快闪记忆体之一输入资料端以及一输出资料端。如申请专利范围第10项所述之记忆体控制器，其中该逻辑电路另包含一时脉输出端，以及该时脉输出端系用来控制该第一序列式快闪记忆体以及该第二序列式快闪记忆体之时序。如申请专利范围第10项所述之记忆体控制器，其中该逻辑电路另包含一晶片致能端，以及该晶片致能端系用来致能该第一序列式快闪记忆体之运作以及该第二序列式快闪记忆体之运作。如申请专利范围第1项所述之记忆体控制器，其中该记忆体控制器可存取一第二序列式快闪记忆体，以及该记忆体控制器另包含有：一第二双向缓冲器，耦接于该逻辑单元，用来依据从该逻辑电路所产生之该控制讯号选择性地回转资料流之方向，该第二双向缓冲器包含有：一输入端，耦接于该逻辑电路之一第二资料输出端；一控制端，耦接于该逻辑电路以及该第一双向缓冲器之该控制端，用来接收该控制讯号；以及一输出端，耦接于该逻辑电路之一第二资料输入端，该输出端系用来同时耦接于该第二序列式快闪记忆体之一资料输出端以及一资料输入端。如申请专利范围第1项所述之记忆体控制器，其中该逻辑电路另包含一时脉输出端，以及该时脉输出端系用来控制该第一序列式快闪记忆体以及该第二序列式快闪记忆体之时序。如申请专利范围第14项所述之记忆体控制器，其中该逻辑电路另包含一晶片致能端，以及该晶片致能端系用来致能该第一序列式快闪记忆体之运作以及该第二序列式快闪记忆体之运作。一种用来存取一第一序列式快闪记忆体(serial Flash memory)之方法，包含有：提供一逻辑电路来控制该第一序列式快闪记忆体之资料存取，其中该逻辑电路包含一第一资料输出端以及一第一资料输入端；提供一第一双向缓冲器，其中该第一双向缓冲器包含一输入端、一控制端以及一输出端；各自耦接该输入端以及该输出端到该第一资料输出端以及该第一资料输入端；以及藉由传送一控制讯号到该第一双向缓冲器之该控制端来选择性回转该资料流之方向。如申请专利范围第16项所述之方法，其中传送该控制讯号到该第一双向缓冲器之该控制端之步骤包含：延迟从该逻辑电路所接收之该控制讯号来产生一第一延迟控制讯号；延迟从该逻辑电路所接收之该控制讯号来产生一第二延迟控制讯号；以及多工处理该第一、第二延迟控制讯号来输出一受选控制讯号到该第一双向缓冲器。如申请专利范围第16项所述之方法，其中传送该控制讯号到该第一双向缓冲器之该控制端之步骤包含：延迟从该逻辑电路所接收之该控制讯号来产生一延迟控制讯号；多工处理从该逻辑电路所接收之该控制讯号以及该延迟控制讯号，以输出一受选控制讯号到该第一双向缓冲器；以及延迟该受选控制讯号以输出一延迟受选控制讯号到该第一双向缓冲器。如申请专利范围第16项所述之方法，其中该逻辑电路另包含一时脉输出端用来输出一时脉讯号到该第一序列式快闪记忆体，以及该方法另包含：选择性地闸控该时脉讯号。如申请专利范围第16项所述之方法，其中该逻辑电路另包含一时脉输出端用来输出一时脉讯号到该第一序列式快闪记忆体，以及该方法另包含：延迟从该逻辑电路所接收之该时脉讯号来产生一延迟时脉讯号；多工处理从该逻辑电路所接收之该时脉讯号以及该延迟时脉讯号，以输出一受选时脉讯号到该第一双向缓冲器。如申请专利范围第16项所述之方法，其中该逻辑电路包含有一资料传输逻辑电路耦接于该逻辑电路之该第一资料输出端以及一资料接收逻辑电路耦接于该逻辑电路之该第一资料输入端，以及该方法另包含：接收该逻辑电路输出到该第一序列式快闪记忆体之一时脉讯号；以及延迟该时脉讯号以输出一延迟时脉讯号来驱动该资料接收逻辑电路。如申请专利范围第16项所述之方法，另包含将该输出端同时耦接于一第二序列式快闪记忆体之一资料输入端以及一资料输出端。如申请专利范围第16项所述之方法，另包含：提供一第二双向缓冲器，其中该第二双向缓冲器包含有一输入端、一控制端以及一输出端；耦接该第二双向缓冲器之该输入端到该逻辑电路之一第二资料输出端；耦接该第二双向缓冲器之该输出端到一第二序列式快闪记忆体之一资料输入端以及一资料输出端；以及藉由传送该控制讯号到该第二双向缓冲器之该控制端来选择性回转该资料流之方向。 |
