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一种非挥发性记忆体装置，包含：具有复数记忆格之记忆格阵列；页面缓冲器，其配置为将资料编程至已选择之记忆格或从已选择之记忆格读取资料；以及记忆格特性侦测电路，其耦接至该页面缓冲器之感测节点，并配置为使用读取电压与已选择之记忆格之程式电压，依据该记忆格之门槛电压分布状态而输出一控制信号，其中依据记忆格特性侦测电路所输出之控制信号，藉由使用程式电压来编程已选择之记忆格，以对应确认电压。如申请专利范围第1项之非挥发性记忆体装置，其中该记忆格特性侦测电路，依据记忆格之一门槛电压准位状态，藉由使用读取电压与程式确认电压来决定记忆格是否已适当地编程，该记忆体装置更包含：X解码器，配置为依据输入位址，选择记忆格阵列之字元线；以及Y解码器，配置为提供一路径，用以在已选择之记忆格中输入资料或从已选择之记忆格输出资料，或二者皆可。如申请专利范围第1项之非挥发性记忆体装置，其中该记忆格特性侦测电路，系配置为周期性地操作。如申请专利范围第1项之非挥发性记忆体装置，其中该记忆格特性侦测电路系于记忆体装置已变热后操作，其中该记忆体装置为NAND快闪记忆体装置。如申请专利范围第1项之非挥发性记忆体装置，其中该记忆格特性侦测电路包含：第一电晶体，配置为藉由使用该读取电压从感测节点读取资料；第二电晶体，配置为依据该确认电压从感测节点读取资料；以及闩锁电路，配置为依据耦接至感测节点之记忆格中的资料状态，执行闩锁操作，该闩锁操作系使用该第一电晶体与第二电晶体执行，其中该记忆体装置为NAND快闪记忆体装置。如申请专利范围第5项之非挥发性记忆体装置，其中该闩锁电路包括耦接于第一节点与第二节点之间的第一反相器与第二反相器，其中第二节点之电压准位系输出作为控制信号。如申请专利范围第6项之非挥发性记忆体装置，其中该第一电晶体系提供于第一节点与第三节点之间，并且该第二电晶体系提供于第二节点与第三节点之间，且其中该记忆格特性侦测电路更包括耦接于第三节点与接地之间的第三电晶体，并配置为依据感测节点之电压准位而操作。如申请专利范围第1项之非挥发性记忆体装置，其中依据记忆格特性侦测电路所输出之控制信号，若该对应之记忆格已基于读取电压而被编程且未基于确认电压而被编程时，则重新编程对应之记忆格。一种NAND快闪记忆体装置，包含：具有复数记忆格之记忆格阵列；以及具有第一闩锁部与第二闩锁部之页面缓冲器，用以感测感测节点之电压，以响应读取控制信号，储存并输出已感测资料，或储存输入资料并经由感测节点输出该储存资料，以及依据控制信号决定记忆格之编程状态；其中，页面缓冲器之该第一闩锁部或该第二闩锁部，依据记忆格更新指令来侦测记忆格之特性，并依据侦测结果来输出信号；其中，该第一闩锁部或第二闩锁部包含：闩锁电路，于第一节点与第二节点之间耦接；第一电晶体，提供于第一节点与第三节点之间，并配置为依据读取电压来读取耦接至感测节点之资料；第二电晶体，提供于第二节点与第三节点之间，并配置为依据确认电压从感测节点读取资料；第三电晶体，提供于第三节点与接地电压之间，并配置为依据感测节点之电压准位操作；以及第四电晶体，配置为依据第二节点之电压准位来输出记忆格特性侦测信号。如申请专利范围第9项之NAND快闪记忆体装置，其中该第一闩锁部更包含：资料输入电路，系耦接至第一节点与第二节点，并配置为执行输入资料操作；以及输出电路，配置为输出储存于闩锁电路之资料至感测节点。如申请专利范围第9项之NAND快闪记忆体装置，其中该第二闩锁部更包含：输出电路，配置为输出储存于闩锁电路之资料至感测节点。如申请专利范围第9项之NAND快闪记忆体装置，其中该页面缓冲器更包含：位元线选择电路，配置为依据输入位址来选择位元线；比较电路，配置为藉由比较第一闩锁部之资料与第二闩锁部之资料，来决定对应记忆格是否被编程，并依据决定结果来执行一编程操作；以及预充电电路，配置为预充电感测节点。一种用以操作具有复数记忆格之NAND快闪记忆体装置之方法，该方法包含：接收记忆格电压更新指令；依据读取电压与确认电压，决定选择记忆格之状态，其中该记忆格之状态包含：第一状态，指出记忆格没有被读取电压编程；第二状态，指出记忆格被读取电压编程，并且没有被确认电压编程；以及第三状态，指出记忆格被读取电压与确认电压编程；以及根据指出具有该第二状态之该已选择之记忆格之决定结果，再编程该已选择之记忆格。如申请专利范围第13项之方法，其中再编程系使用确认电压。如申请专利范围第13项之方法，其更包含：接收记忆格之位址资讯，用以收到记忆格电压更新指令后，决定记忆格之状态。如申请专利范围第15项之方法，其中该位址资讯为记忆格之位址资讯、页面之位址资讯，或者记忆格区块之位址资讯。 |
