发明名称 |
DISPOSITIF DE TEST D'UNE ARCHITECTURE DE CALCUL MULTITACHES ET PROCEDE DE TEST CORRESPONDANT |
摘要 |
Ce dispositif de test d'une architecture de calcul multitâches comporte des moyens de génération de séquences d'instructions de test correspondant à des règles de programmation de l'architecture de calcul et des moyens de contrôle de l'exécution des séquences d'instructions de sorte que lesdites séquences soient alternativement exécutées au sein de l'architecture de calcul.
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申请公布号 |
FR2957434(A1) |
申请公布日期 |
2011.09.16 |
申请号 |
FR20100051761 |
申请日期 |
2010.03.11 |
申请人 |
STMICROELECTRONICS (GRENOBLE 2) SAS |
发明人 |
DE POY ALONSO IKER |
分类号 |
G06F11/22;G06F9/46 |
主分类号 |
G06F11/22 |
代理机构 |
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代理人 |
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主权项 |
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地址 |
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