形成半导体装置之方法及形成于一基板上之记忆体级

摘要

本发明提供一种用于使用一导电硬遮罩形成图案化特征之方法，其中该导电硬遮罩在一形成自上方提供至彼等特征之电连接的Damascene导体之随后沟槽蚀刻期间保护彼等特征。该硬遮罩之厚度提供一余量以在该沟槽蚀刻期间避免可能损害装置效能的过蚀刻。该方法有利地用于形成一整体式三维记忆体阵列。