| 摘要 |
本发明提出一种新颖架构之具低功率消耗之高速NP骨牌式电路，其于操作模式时，藉由一第一控制电路(5)与一第二控制电路(6)的设置以及将一时脉(clk)之逻辑高电位与一反相时脉(/clk)之逻辑高电位均设定为较一第一电源电压(Vdd)为高之一第二电源电压(Vdd2)，可使得于求值相位期间呈关闭状态之一第一PMOS电晶体(MP1)、求值相位初期呈关闭状态之一第十PMOS电晶体(MP10)以及于预充/放电相位期间呈关闭状态之一第二PMOS电晶体(MP2)的闸源极电压与基底源极电压均为一正值，因此可有效减少操作模式时之功率消耗，另一方面藉由一第一延迟电路(7)所提供之一第一延迟时间与一第二延迟电路(8)所提供之一第二延迟时间，以于求值相位初期关闭一第一保持电路(3)与一第二保持电路(4)，因此也能有效加快求值速度。;本发明于待机模式时，藉由一开关(SW)的设置以及将一待机指示信号(SB)之逻辑高电位设定为较该第一电源电压(Vdd)为高之该第二电源电压(Vdd2)，以禁能(Disable)一第一反相器(INV1)、一第二反相器(INV2)、该第二PMOS电晶体(MP2)以及一第十PMOS电晶体(MP10)，并且将呈关闭状态之该第一PMOS电晶体(MP1)的闸源极电压与基底源极电压均设定为一正值，因此可有效减少待机模式时之功率消耗。结果，整体观之本发明所提出之具低功率消耗之高速NP骨牌式电路可有效地减少功率消耗并加快求值速度。 |
