混合电压式输入／输出缓冲器

摘要

一种混合电压式输入/输出缓冲器，包含输出缓冲电路。输出缓冲电路包含输出级电路、闸极电压追踪电路及浮动N型井电路。输出级电路包含堆叠式P型拉升电晶体以及堆叠式N型拉降电晶体，上述堆叠式P型拉升电晶体中的第一P型电晶体及上述堆叠式N型拉降电晶体中的第一N型电晶体耦接于输出入焊垫。闸极电压追踪电路系根据输出入焊垫的电压控制第一P型电晶体的闸极电压，以防止漏电流。浮动N型井电路提供N型井电压至第一P型电晶体的N型井及闸极电压追踪电路中控制第一P型电晶体之闸极电压的第二P型电晶体的N型井，以防止漏电流。

主权项

一种混合电压式输入/输出缓冲器，包含：一输出缓冲电路，包含：一输出级电路，包含堆叠式P型拉升电晶体以及堆叠式N型拉降电晶体，该些堆叠式P型拉升电晶体中之一第一P型电晶体以及该些堆叠式N型拉降电晶体中之一第一N型电晶体系耦接于一输出入焊垫，其中该些堆叠式P型拉升电晶体之闸极系被偏压以防止过度电性应力；一闸极电压追踪电路，用以根据该输出入焊垫之电压控制该第一P型电晶体之闸极电压，其中该闸极电压追踪电路包含一第二P型电晶体，该第二P型电晶体耦接于该第一P型电晶体之闸极和该输出入焊垫之间，以控制该第一P型电晶体之闸极电压；一浮动N型井电路，用以提供N型井电压至该第一P型电晶体之N型井以及该闸极电压追踪电路中该第二P型电晶体之N型井；以及一动态闸极偏压产生器，用以将逻辑信号转换为偏压，以对该些堆叠式P型拉升电晶体之闸极进行偏压动作。如申请专利范围第1项所述之混合电压式输入/输出缓冲器，其中该浮动N型井电路更包含：一第三P型电晶体，耦接于该输出入焊垫以及该第一P型电晶体之N型井，并根据一致能信号、一判别信号与一输出信号之逻辑运算结果而开启，使得该输出入焊垫之电压传送至该第一P型电晶体之N型井。如申请专利范围第2项所述之混合电压式输入/输出缓冲器，其中该浮动N型井电路更包含：一第四P型电晶体，耦接于该第一P型电晶体之N型井；以及一第五P型电晶体，堆叠连接于该第四P型电晶体，并在一接收模式下开启，以经由该第四P型电晶体中之寄生二极体将该第一P型电晶体之N型井偏压于一电源电压。如申请专利范围第3项所述之混合电压式输入/输出缓冲器，其中该浮动N型井电路更包含：一逻辑电路，用以执行该致能信号、该判别信号与该输出信号之NAND逻辑运算，该逻辑电路具有一输出端耦接于该第四P型电晶体且经由一反相器耦接于该第五P型电晶体。如申请专利范围第1项所述之混合电压式输入/输出缓冲器，其中该浮动N型井电路更包含：一第六P型电晶体，耦接于该输出入焊垫以及该第二P型电晶体之N型井，并在该输出入焊垫具有一高电压时开启，使得该输出入焊垫之电压传送至该第二P型电晶体之N型井。如申请专利范围第5项所述之混合电压式输入/输出缓冲器，其中该浮动N型井电路更包含：一第七P型电晶体，耦接于该第二P型电晶体之N型井，该第二P型电晶体之N型井系在一接收模式下经由该第七P型电晶体中之寄生二极体偏压于一电源电压。如申请专利范围第1项所述之混合电压式输入/输出缓冲器，其中该输出缓冲电路更包含：一前置驱动电路，用以接收一致能信号而输出该逻辑信号至该动态闸极偏压产生器。如申请专利范围第1项所述之混合电压式输入/输出缓冲器，其中该输出缓冲电路更包含：一静电放电防护电路，用以在开启时释放静电放电电流。一种混合电压式输入/输出缓冲器，包含：一输出级电路，包含堆叠式拉升电晶体以及堆叠式拉降电晶体；以及一动态闸极偏压产生器，用以将逻辑信号转换为相对应之偏压，以对该些堆叠式拉升电晶体之闸极进行偏压动作，该动态闸极偏压产生器包含：一电压源准位侦测电路，用以侦测一输出入电压源之电压准位，以输出一判别信号；以及一动态驱动侦测电路，耦接于该电压源准位侦测电路，并在一传输模式下根据该输出入电压源以及该判别信号提供一第一闸极偏压至该些堆叠式拉降电晶体中之一第一N型电晶体，以防止该输出级电路之工作周期失真，其中该动态驱动侦测电路更包含：一第一P型电晶体，该第一P型电晶体之闸极系用以接收该判别信号，该第一P型电晶体之源极系耦接于一电源电压，当该输出入电压源为高电压时，该第一P型电晶体由该判别信号开启，使得该电源电压经由该第一P型电晶体输出而作为该第一闸极偏压；一第二P型电晶体，耦接于该输出入电压源，并在该输出入电压源小于或等于该电源电压时根据该判别信号开启，使得该输出入电压源经由该第二P型电晶体输出而作为该第一闸极偏压一反相器，具有一输入端，用以接收该判别信号；以及一第二N型电晶体，该第二N型电晶体之闸极耦接于该电源电压，该第二N型电晶体之汲极耦接于该反相器之一输出端，该第二N型电晶体之源极耦接于该第二P型电晶体之闸极。如申请专利范围第9项所述之混合电压式输入/输出缓冲器，其中该动态驱动侦测电路更包含：一第三P型电晶体，该第三P型电晶体之闸极耦接于该电源电压，该第三P型电晶体之源极耦接于该输出入电压源，该第三P型电晶体之汲极耦接于该第二P型电晶体之闸极。如申请专利范围第9项所述之混合电压式输入/输出缓冲器，其中该动态闸极偏压产生器更包含：一电压准位转换电路，用以接收一低功率偏压以及该判别信号，并转换该些逻辑信号中之一第二逻辑信号的电压准位，以输出具有该输出入电压源所对应之电压准位的互补信号。如申请专利范围第11项所述之混合电压式输入/输出缓冲器，其中该动态闸极偏压产生器更包含：一逻辑开关转换电路，用以根据该输出入电压源之电压准位提供一第二闸极偏压至该些堆叠式拉升电晶体中之一第四P型电晶体。如申请专利范围第11项所述之混合电压式输入/输出缓冲器，其中该动态闸极偏压产生器更包含：一低功率偏压电路，用以提供该低功率偏压至该电压准位转换电路。如申请专利范围第9项所述之混合电压式输入/输出缓冲器，更包含：一前置驱动电路，用以接收一致能信号而输出该些逻辑信号至该动态闸极偏压产生器。一种混合电压式输入/输出缓冲器，包含：一输出缓冲电路，用以在一传输模式下缓冲由一核心电路传送至一输出入焊垫之信号，该输出缓冲电路包含：一输出级电路，包含堆叠式P型拉升电晶体以及堆叠式N型拉降电晶体，该些堆叠式P型拉升电晶体中之一第一P型电晶体以及该些堆叠式N型拉降电晶体中之一第一N型电晶体系耦接于该输出入焊垫；一动态闸极偏压产生器，用以将逻辑信号转换为相对应之偏压供该输出级电路操作，该动态闸极偏压产生器包含：一电压源准位侦测电路，用以侦测一输出入电压源之电压准位，以输出一判别信号；以及一动态驱动侦测电路，耦接于该电压源准位侦测电路，并根据该输出入电压源以及该判别信号提供一第一闸极偏压至该些堆叠式N型拉降电晶体中之一第二N型电晶体，以防止该输出级电路之工作周期失真；一闸极电压追踪电路，用以根据该输出入焊垫之电压控制该第一P型电晶体之闸极电压，以防止漏电流；以及一浮动N型井电路，用以提供N型井电压至该第一P型电晶体之N型井以及该闸极电压追踪电路中控制该第一P型电晶体之闸极电压之一第二P型电晶体的N型井，以防止漏电流；以及一输入缓冲电路，用以在一接收模式下缓冲由该输出入焊垫传送至该核心电路之信号，该输入缓冲电路包含：一第一反相器，用以将一输入信号反相而产生一第一控制信号；一第一电压准位限制电路，用以限制由该输出入焊垫而来之一外部信号的电压准位，以产生该输入信号传送至该第一反相器而防止该第一反相器之过度电性应力；一第一电压准位拉升电路，用以拉升被输入至该第一反相器之该输入信号的电压准位；一输入级电路，用以接收该第一控制信号而产生被输入至一核心电路之一相对应的数位信号；以及一逻辑校准电路，用以在该第一反相器因该输入信号具有低电压准位而误动作时校准该第一控制信号之电压准位。如申请专利范围第15项所述之混合电压式输入/输出缓冲器，其中该浮动N型井电路更包含：一第三P型电晶体，耦接于该输出入焊垫以及该第一P型电晶体之N型井，并根据一致能信号、一判别信号与一输出信号之逻辑运算结果而开启，使得该输出入焊垫之电压传送至该第一P型电晶体之N型井。如申请专利范围第16项所述之混合电压式输入/输出缓冲器，其中该浮动N型井电路更包含：一第四P型电晶体，耦接于该第一P型电晶体之N型井；以及一第五P型电晶体，堆叠连接于该第四P型电晶体，并在该接收模式下开启，以经由该第四P型电晶体中之寄生二极体将该第一P型电晶体之N型井偏压于一电源电压。如申请专利范围第17项所述之混合电压式输入/输出缓冲器，其中该浮动N型井电路更包含：一逻辑电路，用以执行该致能信号、该判别信号与该输出信号之NAND逻辑运算，该逻辑电路具有一输出端，该逻辑电路之该输出端耦接于该第四P型电晶体且经由一第二反相器耦接于该第五P型电晶体。如申请专利范围第15项所述之混合电压式输入/输出缓冲器，其中该浮动N型井电路更包含：一第六P型电晶体，耦接于该输出入焊垫以及该第二P型电晶体之N型井，并在该输出入焊垫具有一高电压时开启，使得该输出入焊垫之电压传送至该第二P型电晶体之N型井。如申请专利范围第19项所述之混合电压式输入/输出缓冲器，其中该浮动N型井电路更包含：一第七P型电晶体，耦接于该第二P型电晶体之N型井，该第二P型电晶体之N型井系在该接收模式下经由该第七P型电晶体中之寄生二极体偏压于一电源电压。如申请专利范围第15项所述之混合电压式输入/输出缓冲器，其中该动态驱动侦测电路更包含：一第八P型电晶体，该第八P型电晶体之闸极系用以接收该判别信号，该第八P型电晶体之源极系耦接于一电源电压，当该输出入电压源为高电压时，该第八P型电晶体由该判别信号开启，使得该电源电压经由该第八P型电晶体输出而作为该第一闸极偏压。如申请专利范围第21项所述之混合电压式输入/输出缓冲器，其中该动态驱动侦测电路更包含：一第九P型电晶体，耦接于该输出入电压源，并在该输出入电压源小于或等于该电源电压时根据该判别信号开启，使得该输出入电压源经由该第九P型电晶体输出而作为该第一闸极偏压。如申请专利范围第22项所述之混合电压式输入/输出缓冲器，其中该动态驱动侦测电路更包含：一第三反相器，具有一输入端，用以接收该判别信号；以及一第三N型电晶体，该第三N型电晶体之闸极耦接于该电源电压，该第三N型电晶体之汲极耦接于该第三反相器之一输出端，该第三N型电晶体之源极耦接于该第九P型电晶体之闸极。如申请专利范围第23项所述之混合电压式输入/输出缓冲器，其中该动态驱动侦测电路更包含：一第十P型电晶体，该第十P型电晶体之闸极耦接于该电源电压，该第十P型电晶体之源极耦接于该输出入电压源，该第十P型电晶体之汲极耦接于该第九P型电晶体之闸极。如申请专利范围第22项所述之混合电压式输入/输出缓冲器，其中该动态驱动侦测电路更包含：一第四反相器，具有一输入端，用以接收该些逻辑信号中之一第一逻辑信号；以及一CMOS电路，具有一输入端以及一输出端，其中该CMOS电路之该输入端系耦接于该第四反相器之一输出端，该CMOS电路之该输出端系用以输出该第一闸极偏压，该CMOS电路包含一拉升电晶体，该拉升电晶体之源极耦接于该第九P型电晶体以及该第八P型电晶体之汲极。如申请专利范围第15项所述之混合电压式输入/输出缓冲器，其中该动态闸极偏压产生器更包含：一电压准位转换电路，用以接收一低功率偏压以及该判别信号，并转换该些逻辑信号中之一第二逻辑信号的电压准位，以输出具有该输出入电压源所对应之电压准位的互补信号。如申请专利范围第26项所述之混合电压式输入/输出缓冲器，其中该动态闸极偏压产生器更包含：一逻辑开关转换电路，用以根据该输出入电压源之电压准位提供一第二闸极偏压至该第一P型电晶体。如申请专利范围第26项所述之混合电压式输入/输出缓冲器，其中该动态闸极偏压产生器更包含：一低功率偏压电路，用以提供该低功率偏压至该电压准位转换电路。如申请专利范围第15项所述之混合电压式输入/输出缓冲器，其中该逻辑校准电路更包含：一第五反相器，用以将该输入信号反相而产生一第二控制信号；以及一拉降校准电路，由该输入信号以及该第二控制信号所控制，并在该第一反相器因该输入信号具有低电压准位而误动作时拉降该第一控制信号之电压准位。如申请专利范围第29项所述之混合电压式输入/输出缓冲器，其中该拉降校准电路更包含：一第四N型电晶体，该第四N型电晶体之闸极系用以接收该输入信号，该第四N型电晶体之汲极系耦接于该第一反相器以接收该第一控制信号；以及一第五N型电晶体，该第五N型电晶体之闸极系用以接收该第二控制信号，该第五N型电晶体之汲极系耦接于该第四N型电晶体之源极，该第五N型电晶体之源极系耦接于一接地电压。如申请专利范围第30项所述之混合电压式输入/输出缓冲器，其中当该第四N型电晶体由具有低电压准位之该输入信号所开启且该第五N型电晶体由该第二控制信号所开启时，该第一控制信号之电压准位系拉降至该接地电压。如申请专利范围第29项所述之混合电压式输入/输出缓冲器，其中该逻辑校准电路更包含：一第二电压准位限制电路，用以限制该外部信号之电压准位，以产生该输入信号传送至该第五反相器而防止该第五反相器之过度电性应力。如申请专利范围第32项所述之混合电压式输入/输出缓冲器，其中该第二电压准位限制电路系在该接收模式下由一致能信号所启动。如申请专利范围第29项所述之混合电压式输入/输出缓冲器，其中该逻辑校准电路更包含：一第二电压准位拉升电路，用以拉升被输入至该第五反相器之该输入信号的电压准位。如申请专利范围第15项所述之混合电压式输入/输出缓冲器，其中该第一电压准位限制电路系在该接收模式下由一致能信号所启动。如申请专利范围第15项所述之混合电压式输入/输出缓冲器，其中该输入级电路系为一第六反相器。如申请专利范围第15项所述之混合电压式输入/输出缓冲器，其中该动态闸极偏压产生器系产生该偏压以对该些堆叠式P型拉升电晶体之闸极进行偏压而防止过度电性应力。如申请专利范围第15项所述之混合电压式输入/输出缓冲器，其中该输出缓冲电路更包含：一前置驱动电路，用以接收一致能信号而输出该些逻辑信号至该动态闸极偏压产生器。如申请专利范围第15项所述之混合电压式输入/输出缓冲器，其中该输出缓冲电路更包含：一静电放电防护电路，用以在开启时释放静电放电电流。