发明名称 射频积体电路布局
摘要 说明一种射频(RF)积体电路。在一具体实施例中,该积体电路于非磊晶基板之上包含形成多个电晶体之多层金属层。该等电晶体乃阶梯及镜对称。另外,该等射频信号线位于较其他所有金属层为高之顶金属层之上,电源面及接地面则位于较其他所有金属层为低之底金属层之上。该顶及底金属层以一屏蔽加以隔开,此屏蔽延伸超过该等射频信号线一个距离,此距离至少相等于该屏蔽至该等信号线之距离。低频信号位在低于该顶金属层之信号线上。
申请公布号 TW495817 申请公布日期 2002.07.21
申请号 TW090111606 申请日期 2001.05.22
申请人 安瑟斯通讯公司 发明人 奇克 派屈克 尤;马劭德 札卡力;大伟 苏
分类号 H01L21/00 主分类号 H01L21/00
代理机构 代理人 陈长文 台北巿敦化北路二○一号七楼
主权项 1.一种射频(RF)积体电路,包含多个金属层,于基板之上形成多个电晶体,该多个电晶体乃阶梯及镜对称,以及其中射频信号线位在一或多个较该多个金属层之其他所有金属层为高之上金属层之上,电源及接地面则位在一或多个较其他所有金属层为低之下金属层之上,上金属层中之射频信号线受到一屏蔽之保护,该屏蔽的延伸超过该等射频信号线一个距离,此距离至少等距于该屏蔽与该等射频信线间的距离,以及另外其中低频信号所在的信号线须在该顶金属层之下一个程度,以避开射频信号线。2.如申请专利范围第1项之积体电路,其中该多个金属层包含至五金属层。3.如申请专利范围第1项之积体电路,其中顶金属层上两线间的间隔大于顶金属层至接地面的距离。4.如申请专利范围第1项之积体电路,其中该屏蔽包含一扩散层。5.如申请专利范围第1项之积体电路,其中该屏蔽包含多晶矽。6.如申请专利范围第1项之积体电路,其中该屏蔽包含金属层1。7.如申请专利范围第1项之积体电路,其中该屏蔽延伸超过射频线一固定量。8.如申请专利范围第7项之积体电路,其中该固定量视制程而定。9.如申请专利范围第1项之积体电路,其中该接地面充当射频焊垫下之屏蔽。10.如申请专利范围第1项之积体电路,其中该等低频信号包含数位信号。11.如申请专利范围第1项之积体电路,其中电晶体宽度大约5微米。12.如申请专利范围第1项之积体电路,其中该基板是非磊晶结构。13.一种射频(RF)积体电路,包含多个金属层,于非磊晶基板之上形成多个电晶体,该多个电晶体乃阶梯及镜对称,以及其中射频信号线位在一或多个较该多个金属层之其他所有金属层为高之上金属层之上,电源及接地面则位在一或多个较其他所有金属层为低之下金属层之上,该一或多个上金属层上之射频信号线受到一扩散层之保护,该扩散层延伸超过该等射频信号线一个距离,此距离至少等距于该扩散层与该等射频信号线间的距离,以及另外其中低频信号所在的信号线须在该一或多个上金属层之下一个程度,以避开射频信号线。14.如申请专利范围第13项之积体电路,其中该屏蔽包含多晶矽。15.如申请专利范围第13项之积体电路,其中该屏蔽包含金属层1。16.如申请专利范围第13项之积体电路,其中该屏蔽延伸超过射频线一固定量。17.如申请专利范围第16项之积体电路其中该固定量视制程而定。18.如申请专利范围第13项之积体电路,其中该接地面充当射频焊垫下之屏蔽。19.如申请专利范围第13项之积体电路,其中该等低频信号包含数位信号。20.如申请专利范围第13项之积体电路,其中电晶体宽度大约5微米。图式简单说明:图1是行动通讯单元之一具体实施例之方块图。图2是行动通讯单元之一具体实施例之布局。图3A-C分别说明行动通讯单元中之电晶体在布局上的阶梯对称、镜对称及阶梯与镜对称。
地址 美国