| 主权项 |
1.一种晶片封装体,包括: 一支撑板,具有一开口; 至少一晶片,配置于该开口内,且该晶片具有多数 个第一接垫于其一表面上; 一内连线结构,配置于该晶片与该支撑板上,且该 晶片之该些第一接垫系与该内连线结构电性连接; 多数个第二接垫,配置于该内连线结构之远离该晶 片之表面上;以及 至少一板状元件,埋入于该内连线结构内,而该板 状元件具有多数个电极分别分布于其两相对表面 上,且该板状元件之该些相对表面是分别电性连接 至该晶片与该内连线结构,该些第二接垫系经由该 内连线结构与该板状元件而电性连接至该晶片之 该些第一接垫。 2.如申请专利范围第1项所述之晶片封装体,其中每 一该些电极系电性连接至该晶片或该内连线结构 。 3.如申请专利范围第1项所述之晶片封装体,其中该 板状元件之该些电极系以阵列方式分布于其两相 对表面上。 4.如申请专利范围第1项所述之晶片封装体,其中该 内连线结构包括: 多数个介电层; 多数个导电孔道,分别贯穿该些介电层;以及 多数个线路层,其中该些线路层与该些介电层系交 错配置,而该些线路层之一系经由该些导电孔道之 一而电性连接至该些线路层之另一。 5.如申请专利范围第4项所述之晶片封装体,其中该 板状元件系配置于该些线路层之间,且该些线路层 之一系经由该板状元件而电性连接至该些线路层 之另一。 6.如申请专利范围第1项所述之晶片封装体,更包括 多数个电性接点,分别配置于该些第二接垫上。 7.如申请专利范围第6项所述之晶片封装体,其中该 些电性接点系为导电球或导电针脚。 8.如申请专利范围第1项所述之晶片封装体,更包括 一散热片,配置于该支撑板与该晶片之远离该内连 线结构之表面上。 9.如申请专利范围第1项所述之晶片封装体,更包括 一焊罩层,配置于该内连线结构上,并暴露出该些 第二接垫。 10.如申请专利范围第1项所述之晶片封装体,其中 该板状元件为板状主动元件。 11.如申请专利范围第1项所述之晶片封装体,其中 该板状元件为板状被动元件。 12.如申请专利范围第1项所述之晶片封装体,其中 该板状元件具有主动元件部分与被动元件部分。 13.如申请专利范围第1项所述之晶片封装体,其中 该板状元件之材质包括矽或陶瓷。 14.如申请专利范围第1项所述之晶片封装体,其中 该支撑板之材质包括介电材料或导电材料。 15.如申请专利范围第1项所述之晶片封装体,其中 该支撑板之材质包括玻璃或金属。 16.如申请专利范围第1项所述之晶片封装体,其中 该支撑板包括线路基板。 17.一种晶片封装体,包括: 至少一晶片,具有多数个第一接垫于其一表面上; 一内连线结构,配置于该晶片上,且该晶片之该些 第一接垫系与该内连线结构相电性连接; 多数个第二接垫,配置于该内连线结构之远离该晶 片之表面上;以及 至少一板状元件,埋入于该内连线结构内,而该板 状元件具有多数个电极于分别分布其两相对表面 上,且该板状元件之该些相对表面是分别电性连接 至该晶片与与该内连线结构,该些第二接垫系经由 该内连线结构与该板状元件而电性连接至该晶片 之该些第一接垫。 18.如申请专利范围第17项所述之晶片封装体,其中 每一该些电极系电性连接至该晶片或该内连线结 构。 19.如申请专利范围第17项所述之晶片封装体,其中 该板状元件之该些电极系以阵列方式分布于其两 相对表面上。 20.如申请专利范围第17项所述之晶片封装体,其中 该内连线结构包括: 多数个介电层; 多数个导电孔道,分别贯穿该些介电层;以及 多数个线路层,其中该些线路层与该些介电层系交 错配置,而该些线路层之一系经由该些导电孔道之 一而电性连接至该些线路层之另一。 21.如申请专利范围第20项所述之晶片封装体,其中 该板状元件系配置于该些线路层之间,且该些线路 层之一系经由该板状元件而电性连接至该些线路 层之另一。 22.如申请专利范围第17项所述之晶片封装体,更包 括多数个电性接点,分别配置于该些第二接垫上。 23.如申请专利范围第22项所述之晶片封装体,其中 该些电性接点系为导电球或导电针脚。 24.如申请专利范围第17项所述之晶片封装体,更包 括一散热片,配置于该晶片之远离该内连线结构之 表面上。 25.如申请专利范围第17项所述之晶片封装体,更包 括一焊罩层,配置于该内连线结构上,并暴露出该 些第二接垫。 26,如申请专利范围第17项所述之晶片封装体,其中 该板状元件为板状主动元件。 27.如申请专利范围第17项所述之晶片封装体,其中 该板状元件为板状被动元件。 28.如申请专利范围第17项所述之晶片封装体,其中 该板状元件具有主动元件部分与被动元件部分。 29.如申请专利范围第17项所述之晶片封装体,其中 该板状元件之材质包括矽或陶瓷。 图式简单说明: 图1系为习知无凸块式增层晶片封装体的剖面示意 图。 图2系为依照本发明第一实施例之晶片封装体的剖 面示意图。 图3系为依照本发明第二实施例之晶片封装体的剖 面示意图。 图4系为依照本发明第三实施例之晶片封装体的剖 面示意图。 图5系为依照本发明第四实施例之晶片封装体的剖 面示意图。 |
