| 主权项 |
1.一种用于记忆体交插之方法,其包含下列步骤:在一计算系统中提供数量为非2之次方数之通道;以及在该些通道中交插记忆体存取。2.如申请专利范围第1项所述之方法,其更包含不需使用任何位址位元指示哪些通道要做记忆体存取便能够交插存取。3.如申请专利范围第1项所述之方法,其更包含指派该每一个通道为一记忆体位址群组;以及使用该等不同通道同时存取不同群组织记忆体位址以达成交插存取。4.如申请专利范围第1项所述之方法,其更包含提供三个通道。5.一种用于记忆体交插之方法,其包含下列步骤:接收一请求在包含在该记忆体内之记忆体区域存取记忆体;裁定非为2之次方数之数个记忆体通道中是否有一者系映对至该记忆体区域之某些部分;以及假若该记忆体通道映对至该记忆体区域时,使用该裁定之记忆体通道存取映对之该裁定记忆体通道之该记忆体区域部分。6.如申请专利范围第5项所述之方法,其更包含使用下列方式裁定一记忆体通道是否映对至该记忆体区域之某些部分;接收该记忆体位址请求;简化该记忆体位址为2个位元;依据该记忆体通道之通道编号将该记忆体位址简化为2个位元;以及假若该2个位元与该通道编号匹配时裁定该记忆体通道为映对至该记忆体区域。7.如申请专利范围第6项所述之方法,其更包使用下列方式含裁定一记忆体通道是否全部皆映对至该记忆体区域内:接收存取该记忆体位址之资料量请求;藉由该资料量计算对应至该记忆体位址上方之一上端位址;裁定该等2个位元是否与该通道编号而非对应至该上端位址之编号匹配,以及假若匹配时,则裁定该通道从该记忆体区域之起始处开始映对,以及裁定该等2个位元是否与该编号而非该通道编号匹配,假若匹配时,则裁定该通道从该记忆体区域之边界位址开始映对与该记忆体位址以外之交插量;以及使用该裁定之通道存取包含在该记忆体区域内之资料量。8.如申请专利范围第7项所述之方法,其更包含假若该记忆体通道只映对至该记忆体区域之某些部分而非全部时,使用下列方式裁定如何存取包含在该记忆体区域内之资料量;将该边界位址减去该记忆体位置计算第一计数値;将该记忆体位址上方该资料量之位址减去边界位址计算第二计数値;假若该通道映对至该记忆体区域之较低部分时,则从该记忆体位址开始存取该第一计数値之该记忆体区域;以及假若该通道映对至该记忆体区域之较高部分时,则从该边界位址开始存取该第二计数値之该记忆体区域。9.如申请专利范围第5项所述之方法,其更包含接收在该记忆体位址存取一资料量之该请求;以及使用该裁定通道在该记忆体位址存取该资料量。10.一具有储存于其中之可执行指令之机器可存取媒体,该等指令使得一机器得以执行下列功能:接收一请求以在包含在该记忆体内之一记忆体区域存取记忆体;裁定非为2之次方数之数个记忆体通道中是否有一者系映对至该记忆体区域之某些部分;以及假若如此,则使用该裁定之记忆体通道存取映对至该裁定记忆体通道之该记忆体区域部分。11.如申请专利范围第10项所述之机器可存取媒体,其更会使一机器不需使用任何位址位元指示哪些通道要做记忆体存取便能够交插存取。12.如申请专利范围第10项所述之机器可存取媒体,其更会使一机器;个别指派该每一个通道作为一记忆体位址群组;以及使用该等不同通道同时存取不同群组织记忆体位址以达成交插存取。13.一种用于记忆体交插之方法,其包含下列步骤:使用下列方式将一位址映对至多个记忆体通道其中之一:裁定该记忆体位置中数値为1之最长连续位元串;从该位址将该最长位元串消掉;对齐该位址之剩余位元;以及将该位址之空白位元填入1以产生对该等记忆体通道中之一者进行检索之重映对位址。14.如申请专利范围第13项所述之方法,其更包含提供数量系非2之次方数之记忆体通道数量。15.如申请专利范围第13项所述之方法,其更包含将相同的重映对位址分配至该每一个记忆体通道。16.如申请专利范围第13项所述之方法,其中该位址包括一主记忆体位址。17.如申请专利范围第13项所述之方法,其中该位址包括任何可能映对至一机器资源之位址。18.如申请专利范围第13项所述之方法,其更包含从一起始位址开始填补空白位元,该起始位址等于该位址加上一常数値。19.如申请专利范围第18项所述之方法,其更包含当记忆体通道数为2之次方数时,提供一常数値3/4。20.如申请专利范围第18项所述之方法,其更包含当记忆体通道数为非2之次方数时,藉由对照包含各种不同记忆体通道数用常数对照表裁定该常数値。21.一种具有储存于其中之可执行指令之机器可存取媒体,该等指令使得一机器得以执行下列功能:使用下列方式将一位址映对至多个记忆体通道其中之一:裁定该记忆体位置中数値为1之最长连续位元串;从该位址将该最长位元串消掉;对齐该位址之剩余位元;以及将该位址之空白位元填入1以产生一重映对位址。22.如申请专利范围第21项所述之机器可存取媒体,其更使得该机器将相同之重映对位址値分配至该每一个记忆体通道。23.如申请专利范围第21项所述之机器可存取媒体,其中该位址包括一主记忆体位址。24.如申请专利范围第21项所述之机器可存取媒体,其中该位址包括任何可能映对至一机器资源之位址。25.如申请专利范围第21项所述之机器可存取媒体,其更包含从一起始位址开始填补空白位元,该起始位址等于该位址加上一常数値。26.如申请专利范围第21项所述之机器可存取媒体,其更包含当记忆体通道数为2之次方数时,提供一常数値3/4。27.如申请专利范围第21项所述之机器可存取媒体,其更包含当记忆体通道数为非2之次方数时,藉由对照包含各种不同记忆体通道数用常数对照表裁定该常数値。28.一种用于记忆体交插之数位装置,其包含:一颗处理器用以执行指令;以及一记忆体用以储存让该处理器能够执行下列功能之指令:裁定该处理器接收到请求存取之非为2之次方数之数个记忆体通道中是否有一者系映对至一主记忆体区域的某些部分;以及假若如此,则使用该裁定之记忆体通道存取映对至该裁定记忆体通道之该记忆体区域部分。29.如申请专利范围第28项所述之数位装置,其更包含可由该处理器存取并且含有该等记忆体储存指令之一晶片组。30.如申请专利范围第28项所述之数位装置,其中该等记忆体储存指令亦能够使该处理器执行下列功能:在一主记忆体中指派该每一个记忆体通道为一记忆体位址群组;以及使用该等不同记忆体通道在该等不同群组中同时存取记忆体位址。31.一种用于记忆体交插之系统,其包含:用以存取一记忆体之非为2之次方数之数个记忆体通道;以及一记忆体控制组配以:将包含在该记忆体之位址映对至该等记忆体通道;裁定非为2之次方数之数个记忆体通道中是否有一者系映对至一开始于该记忆体所包括的一位址之记忆体区域之至少一部分;以及假若如此,则使用裁定之记忆体通道存取映对至该裁定记忆体通道之该记忆体区域部分。32.如申请专利范围第31项所述之系统,其中该记忆体控制器亦组配以使用下列方式将包含在该记忆体之位址映对至该等记忆体通道:裁定该记忆体位置中数値为1之最长连续位元串;从该位址将该最长位元串消掉;对齐该位址之剩余位元;以及将该位址之空白位元填入1以产生对该等记忆体通道中之一者进行检索之重映对位址。33.如申请专利范围第31项所述之系统,其中该记忆体控制器亦组配成允许使用该等不同记忆体通道同时存取该等记忆体区域。34.一种用于记忆体交插之方法,其包含下列步骤:接收一对应于一记忆体之位址,该记忆体具有与该记忆体有关之非为2之次方数之X个通道;裁定一个或多个用以存取该记忆体之通道,该裁定步骤包含对该位址实施一模X底简化(modulo-X basedreduction);以及对一经裁定之通道检索该位址。35.如申请专利范围第34项所述之方法,其中该接收步骤包含接收一第一位址及一计数値,该方法更进一步包含自该第一位址及该计数値计算一第二位址,并且该裁定步骤包含对该等第一及第二位址实施该模X底简化以将该等第一及第二位址映对至该等通道,其中响应于接收该第一位址,假使该等第一及第二位址均映对至该等通道之一单一通道,则该等通道之该单一通道系裁定为可用以存取该记忆体以。36.如申请专利范围第34项所述之方法,其中对该位址实施该模X底简化包含将一通道编号做为该模X底简化之输入。37.如申请专利范围第34项所述之方法,其中该检索步骤包含:裁定具有在该位址内其中一値之最长连续位元串;从该位址将该最长位元串消掉;对齐该位址之剩余位元;以及将该位址之空白位元填入1以对该经裁定之通道产生一重映对位址。38.如申请专利范围第37项所述之方法,其中该经裁定之通道具有非为2之次方数之数个对应记忆体位置,并且该填入步骤包含根据包括指示用于位址填入之起始位址之常数之一或多个对照表来填入该位址内之该等空白位元。39.如申请专利范围第34项所述之方法,其中该记忆体具有Y个与该记忆体有关之额外通道,其中X+Y是非为2之次方数。40.一种用于记忆体交插之装置,包含:数量为非2之次方数之X个往一记忆体之通道;以及一控制装置,其系组配为可接收对应于该记忆体之一位址,以及藉由对该位址实施一模X底而裁定用于存取该记忆体之一或多个通道。41.如申请专利范围第40项所述之装置,其中该位址包含一第一位址,该控制装置系组配为可接收该第一位址及一计数値,从该第一位址及该计数値计算出一第二位址,以及藉由对该等第一及第二位址实施该模X底简化以将该等第一及第二位址映对至该等通道,裁定一或多个通道,其中响应于接收该第一位址,假使该等第一及第二位址均映对至该等通道之一单一通道,则该等通道之该单一通道系裁定为可用以存取该记忆体。42.如申请专利范围第40项所述之装置,其中对该位址实施该模X底简化包含将一通道编号做为对该模X底简化之输入。43.如申请专利范围第40项所述之装置,其中该控制装置系组配为可裁定具有在该位址内其中一値之最长连续位元串,从该位址将该最长位元串消掉,对齐该位址之剩余位元,以及将该位址之空白位元填入1以对该经裁定之通道产生一重映对位址。44.如申请专利范围第43项所述之装置,其中该经裁定之通道具有非为2之次方数之数个对应记忆体位置,并且该控制装置系组配为可根据包括指示用于位址填入之起始位址常数之一或多个对照表来填入该位址内之空白位元。45.如申请专利范围第40项所述之装置,其更包含对该记忆体之Y个额外通道额外,其中X+Y是非2之次方数。46.如申请专利范围第40项所述之装置,其中该控制装置包含X个通道控制器,每一个通道控制器系组配为可接收对应于该记忆体之位址,以及藉由对该位址实施该模X底简化来裁定是否使用一相关通道存取该记忆体。47.如申请专利范围第46项所述之装置,其中该位址包含一第一位址,每一通道控制器包含一匹配侦测机构及一计数値重映对机构,该匹配侦测机构系组配为可接收该第一位址及一计数値,从该第一位址及该计数値计算出一第二位址,并藉由对该等第一及第二位址实施该模X底简化来裁定是否使用该相关通道存取该记忆体,以及该计数値重映对机构系组配为可接收该第一位址及该计数値以及可重映对该计数値。48.如申请专利范围第47项所述之装置,其中该计数値重映对机构系更组配为可检索该经相关通道之一第三位址。49.如申请专利范围第48项所述之装置,其中该计数値重映对机构系组配为可裁定具有在该第三位址内其中一値之最长连续位元串,从该第三位址将该最长位元串消掉,对齐该第三位址之剩余位元,以及将该第三位址之空白位元填入1以对该经裁定之通道产生一重映对位址。50.如申请专利范围第49项所述之装置,其中该相关通道具有非为2之次方数之数个对应记忆体位置,并且该计数値重映对机构系组配为可根据包括指示用于位址填入之起始位址常数之一或多个对照表来填入该第三位址内之该等空白位元。51.一种用于记忆体交插之系统,其包含:一读/写记忆体;对该读/写记忆体之非为2之次方数之X个通道;以及一控制装置,其系组配为可接收对应于该读/写记忆体之一位址,以及藉由对该位址实施一模X底简化,而裁定用于存取该读/写记忆体之一或多个通道。52.如申请专利范围第51项所述之系统,其中该读/写记忆体包含一随机存取记忆体。53.如申请专利范围第51项所述之系统,其更包含多个组配为可利用该控制装置存取该读/写记忆体之额外装置。54.如申请专利范围第53项所述之系统,其中该等多个额外装置包含多个处理器。图式简单说明:第1图为通道控制系统范例之方块图。第2图为记忆体交插处理范例之流程图。第3图为裁定一区域是否在一通道内之范例程序流程图。第4图为简化位址之范例程序流程图。第5图为位址简化范例方块图。第6图为调整位址之范例程序流程图。第7图为位址重映对之范例程序流程图。第8图为机器系统范例之方块图。 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