| 摘要 |
<p>より回路面積やコストに優れた画像形成装置を提供するため、データ処理装置１０は、ノズル列Ａ、Ｂに対応する第１シリアルデータ（ＳＤＡＴＡ）のうち駆動タイミングが遅いノズル列Ｂに対応する部分データを記憶するＦＩＦＯメモリー１３と、第１シリアルデータに含まれるノズル列Ａの部分データをそのまま出力し、ノズル列Ｂの部分データをＦＩＦＯメモリー１３から読み出して出力するセレクター１８と、ラッチ信号（ＬＡＴ）を発生するＰＳブロック１１と、所定のラインギャップＬに対応する値（ＬＩＮＥ＿ＧＡＰ）を記憶するレジスター１５ａと、ラッチ信号と所定のラインギャップＬに対応する値とに基づいてノズル列Ｂの駆動タイミングを判定する判定部１５と、ノズル列Ｂに対応する部分データを当該駆動タイミングでセレクター１８に読み出させるセレクター１７と、を備える。</p> |
