| 主权项 |
一种基于单相位时钟的抗辐射触发器电路结构，其特征在于包括时钟生成模块、数据滤波模块、第一单相位时钟基本触发器模块、第二单相位时钟基本触发器模块、第三单相位时钟基本触发器模块、第一DICE加固模块、第二DICE加固模块、第三DICE加固模块、第一C单元模块、第二C单元模块、第三C单元模块和选举模块，其中时钟生成模块，包括三条反相器链，其中，第一条反相器链包含两级反相器，第二条反相器链包含四级反相器，第三条反相器链包含六级反相器；第一条反相器链中，第一级反相器接收外界输入的CK时钟信号，输出信号nclk1送至第二级反相器及第一单相位时钟基本触发器模块，第二级反相器根据信号nclk1输出bclk1信号，并送至第一单相位时钟基本触发器模块；第二条反相器链中，第一级反相器接收外界输入的CK时钟信号，输出信号ck1送至第二级反相器，第二级反相器根据ck1输出ck2送至第三级反相器，第三级反相器根据ck2输出nclk2送至第四级反相器及第二单相位时钟基本触发器模块，第四级反相器根据nclk2输出bclk2信号，送至第二单相位时钟基本触发器模块；第三条反相器链中，第一级反相器接收外界输入的CK时钟信号，输出信号ck3送至第二级反相器，第二级反相器根据ck3输出ck4送至第三级反相器，第三级反相器根据ck4输出ck5送至第四级反相器，第四级反相器根据ck5输出ck6送至第五级反相，第五级反相器根据ck6输出nclk3送至第六级反相器及第三单相位时钟基本触发器模块，第六级反相器根据nclk3输出bclk3信号，送至第三单相位时钟基本触发器模块，所述的反相器为PMOS管和NMOS管并联组成的电路结构；数据滤波模块，包括第一反相器、第二反相器、第三反相器和四输入反相器；第一反相器接收外部输入的数据信号D，输出信号DM1给第二反相器，第二反相器根据DM1产生DM2送至四输入反相器，四输入反相器根据数据信号D和DM2产生DM3信号送至第三反相器，第三反相器根据DM3产生D1分别送至第一单相位时钟基本触发器模块、第二单相位时钟基本触发器模块、第三单相位时钟基本触发器模块；所述的四输入反相器包含第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管，第一PMOS管的源端接电源，衬底接电源，栅端接数据信号D，漏端与第二PMOS管的源端相连，第二PMOS管的栅端接DM2，衬底接电源，漏端输出DM3至第三反相器，并与第一NMOS管的源端连接，第一NMOS管的栅端连接DM2，衬底接地，漏端连接第二NMOS管的源端，第二NMOS管的栅端连接数据信号D，衬底及漏端连接地；第一单相位时钟基本触发器模块，根据nlck1、bclk1和D1产生两路信号X1+和X1‑，送至第一DICE加固模块；第二单相位时钟基本触发器模块，根据nlck2、bclk2和D2产生两路信号X2+和X2‑，送至第二DICE加固模块；第三单相位时钟基本触发器模块，根据nlck3、bclk3和D3产生两路信号X3+和X3‑，送至第三DICE加固模块；所述的第K单相位时钟基本触发器模块包括第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管；第三PMOS管的源端及衬底与电源相连，栅端与信号Dk’相连，漏端与第四PMOS管的源端相连，第四PMOS管的栅端与信号bclkk’相连，衬底接电源，漏端输出信号DM4，并与第三NMOS管的源端相连，第三NMOS管的栅端与D1相连，第三NMOS管的漏端及衬底与地相连，第五PMOS管的源端及衬底与电源相连，栅端与信号bclkk’相连，漏端输出信号DM5，并与第四NMOS管的源端相连，第四NMOS管的栅端与DM4相连，衬底接地，漏端与第五NMOS管的源端相连，第五NMOS管的栅端与信号bclkk’相连，漏端及衬底与地相连，第六PMOS管的源端及衬底与电源相连，栅端与DM5相连，漏端输出信号第Xk’+至第K DICE加固模块，并与第六NMOS管的源端相连，第六NMOS管的栅端与bclkk’相连，衬底接地，漏端与第七NMOS管的源端相连，第七NMOS管的栅端与DM5相连，漏端及衬底与地相连，第七PMOS管的栅端与nclkk’相连，衬底接电源，源端与信号第Xk’+及第八NMOS管的源端相连，漏端输出信号第Xk’‑至第K DICE加固模块，并与第八NMOS管的漏端相连，第八NMOS管的栅端与bclkk’相连，衬底接地，其中，K＝一，二，三，当K＝一时，k’＝1，当K＝二时，k’＝2，当K＝三时，k'＝3；第一DICE加固模块，对输入的信号X1+和信号X1‑进行反馈闭环处理，然后将反馈闭环处理后的信号X1+和X1‑送至第一C单元模块；第二DICE加固模块，对输入的信号X2+和信号X2‑进行反馈闭环处理，然后将反馈闭环处理后的信号X2+和X2‑送至第二C单元模块；第三DICE加固模块，对输入的信号X3+和信号X3‑进行反馈闭环处理，然后将反馈闭环处理后的信号X3+和X3‑送至第三C单元模块；所述的第KDICE加固模块包括第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管；第八PMOS管的源端及衬底与电源相连，栅端与信号DM7相连，漏端与信号Xk’+相连，第九NMOS管的源端与信号Xk’+相连，栅端与信号DM6相连，漏端及衬底与地相连，第九PMOS管的源端及衬底与电源相连，栅端与信号Xk’+相连，漏端输出信号DM6，第十NMOS管的源端与信号DM6相连，栅端与信号Xk’‑相连，漏端及衬底与地相连，第十PMOS管的源端及衬底与电源相连，栅端与信号DM6相连，漏端与信号Xk’‑相连，第十一NMOS管的源端与信号Xk’‑相连，栅端与信号DM7相连，漏端及衬底与地相连，第十一PMOS管的源端及衬底与电源相连，栅端与信号Xk’‑相连，漏端输出信号DM7，第十二NMOS管的源端与信号DM7相连，栅端与信号Xk’+相连，衬底及漏端与地相连；第一C单元模块，根据X1+和X1‑产生Q1信号，送至选举模块；第二C单元模块，根据X2+和X2‑产生Q2信号，送至选举模块；第三C单元模块，根据X3+和X3‑产生Q3信号，送至选举模块；所述的第K C单元模块包括第十二PMOS管、第十三PMOS管、第十三NMOS管、第十四NMOS管；第十二PMOS管的源端及衬底与电源相连，栅端与信号Xk’+信号相连，漏端与第十三PMOS管的源端相连，第十三PMOS管的衬底与电源相连，栅端与信号Xk’‑相连，漏端输出信号Qk’，并与第十三NMOS管的源端相连，第十三NMOS管的栅端与Xk’‑信号相连，漏端与第十四NMOS管的源端相连，衬底与地相连，第十四NMOS管的栅端与Xk’+信号相连，衬底及漏端与地相连；选举模块，包括第十四PMOS管、第十五PMOS管、第十六PMOS管、第十七PMOS管、第十八PMOS管、第十九PMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管和第四反相器；第十四PMOS管的衬底与源端与电源相连，栅端与信号Q2相连，漏端与第十五PMOS管的源端相连，第十五PMOS管的栅端与信号Q1相连，衬底与电源相连，漏端输出信号DM8，并与第十五NMOS管的源端相连，第十五NMOS管的栅端与信号Q1相连，衬底与地相连，漏端与第十六NMOS管的源端相连，第十六NMOS管的栅端与信号Q2相连，衬底及漏端与地相连，第十六PMOS管的源端及衬底与电源相连，栅端与信号Q3相连，漏端与第十七PMOS管的源端相连，第十七PMOS管的栅端与信号Q2相连，衬底与电源相连，漏端与信号DM8及第十七NMOS管的源端相连，第十七NMOS管的栅端与信号Q2相连，衬底与地相连，漏端与第十八NMOS管的源端相连，第十八NMOS管的栅端与信号Q3相连，衬底及漏端与地相连，第十八PMOS管的源端与衬底与电源相连，栅端与信号Q1相连，漏端与第十九PMOS管的源端相连，第十九PMOS管的栅端与信号Q3相连，衬底与电源相连，漏端与信号DM8及第十九NMOS管的源端相连，第十九NMOS管的栅端与信号Q3相连，衬底与地相连，漏端与第二十NMOS管的源端相连，第二十NMOS管的栅端与Q1相连，衬底与漏端与地相连，第四反相器与信号DM8相连，输出信号Q。 |
