| 发明名称 | 下降沿触发延迟计数器 | ||
| 摘要 | 本实用新型涉及下降沿触发延迟计数器，包括δfb反馈延迟电路、输入计数器、输出计数器以及FIFO，所述输入计数器用于对δfb反馈延迟电路输出的clk_fb的下降沿进行计数，输出输入指针。为了解决现有的DRAM存储器的抗噪声能力受限的技术问题，本实用新型利用clk_fb的下降沿采样内部读指令，那么Ts＝Th＝0.5*Tck，其大小随着系统时钟变化而变化，从而实现抗噪声能力最大化。 | ||
| 申请公布号 | CN204834058U | 申请公布日期 | 2015.12.02 |
| 申请号 | CN201520070934.2 | 申请日期 | 2015.01.30 |
| 申请人 | 西安华芯半导体有限公司 | 发明人 | 亚历山大 |
| 分类号 | G11C11/4063(2006.01)I | 主分类号 | G11C11/4063(2006.01)I |
| 代理机构 | 西安智邦专利商标代理有限公司 61211 | 代理人 | 张倩 |
| 主权项 | 一种下降沿触发延迟计数器，包括δfb反馈延迟电路、输入计数器、输出计数器以及FIFO，其特征在于：所述输入计数器用于对δfb反馈延迟电路输出的clk_fb的下降沿进行计数，输出输入指针给FIFO，所述输出计数器的输入端接延迟时钟clk_dll，所述输出计数器的输出端与FIFO连接。 | ||
| 地址 | 710055 陕西省西安市高新6路38号腾飞创新中心A座4层 | ||