用于CMOS器件的测试器件、制作方法及其使用方法

摘要

本发明公开了一种用于CMOS器件的测试器件、制作方法及其使用方法，该测试器件包括：半导体衬底，所述半导体衬底包括测试区域；N型阱区和P型阱区，所述N型阱区和所述P型阱区设置在所述半导体衬底中的所述测试区域内；P型掺杂区和N型掺杂区，所述P型掺杂区位于所述N型阱区内，所述N型掺杂区位于所述P型阱区内且具有预定宽度；接触孔，所述接触孔位于所述N型阱区、所述P型阱区、所述P型掺杂区和所述N型掺杂区上，用于使所述N型阱区、所述P型阱区、所述P型掺杂区和所述N型掺杂区与其它部件连通。该测试结构能够及时发现CMOS器件中存在的掺杂损失，且确定工艺窗口，避免对后续晶片的制作产生影响，进而提高良品率，降低生产成本。

主权项

一种用于CMOS器件的测试器件，其特征在于，包括：半导体衬底，所述半导体衬底包括测试区域；N型阱区和P型阱区，所述N型阱区和所述P型阱区设置在所述半导体衬底中的所述测试区域内；P型掺杂区和N型掺杂区，所述P型掺杂区位于所述N型阱区内，所述N型掺杂区位于所述P型阱区内且具有预定宽度；接触孔，所述接触孔位于所述N型阱区、所述P型阱区、所述P型掺杂区和所述N型掺杂区上，用于使所述N型阱区、所述P型阱区、所述P型掺杂区和所述N型掺杂区与其它部件连通；所述P型掺杂区包括第一P型掺杂区和第二P型掺杂区，所述N型掺杂区位于所述第一P型掺杂区和所述第二P型掺杂区之间；所述P型掺杂区包括第一P型掺杂区、第二P型掺杂区、第三P型掺杂区和第四P型掺杂区，所述N型掺杂区包括分别具有不同预定宽度的第一N型掺杂区、第二N型掺杂区、第三N型掺杂区和第四N型掺杂区，其中，所述第一N型掺杂区、所述第二N型掺杂区、所述第三N型掺杂区和所述第四N型掺杂区分别设置在相邻的所述第一P型掺杂区、所述第二P型掺杂区、所述第三P型掺杂区和所述第四P型掺杂区之间。