发明名称 |
半導体装置 |
摘要 |
第1の柱状半導体層と、第1の柱状半導体層を取り囲む第1の選択ゲート絶縁膜の周囲に形成された第1の選択ゲートと、第1の柱状半導体層上部を取り囲む第1のゲート絶縁膜の周囲に形成された第1のコンタクト電極と、第1の柱状半導体層上部と第1のコンタクト電極上部に接続された第1のビット線と、第2の柱状半導体層と、第2の柱状半導体層を取り囲む第1の電荷蓄積層を有する層の周囲に形成された第1の制御ゲートと、第1の制御ゲートの上方に形成された第2の柱状半導体層を取り囲む第2の電荷蓄積層を有する層の周囲に形成された第2の制御ゲートと、第2の柱状半導体層上部を取り囲む第2のゲート絶縁膜の周囲に形成された第2のコンタクト電極と、第2の柱状半導体層上部と第2のコンタクト電極上部とは接続されるのであって、第1の柱状半導体層の下部と第2の柱状半導体層の下部を接続する第1の下部内部配線と、を有する半導体装置。 |
申请公布号 |
JP5819570(B1) |
申请公布日期 |
2015.11.24 |
申请号 |
JP20150520445 |
申请日期 |
2014.03.03 |
申请人 |
ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. |
发明人 |
舛岡 富士雄;中村 広記 |
分类号 |
H01L21/8247;H01L21/336;H01L27/115;H01L29/788;H01L29/792 |
主分类号 |
H01L21/8247 |
代理机构 |
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代理人 |
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主权项 |
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地址 |
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