| 主权项 |
一种半导体记忆装置，其特征为包含：记忆单元阵列，其具有记忆单元层，该记忆单元层包含复数个第1配线、交叉于上述第1配线之复数个第2配线、及设置于上述复数个第1配线与第2配线之各交叉部且根据不同的电阻状态而记忆资料之复数个记忆单元；及存取电路，其经由上述第1配线及第2配线而存取上述记忆单元；且，上述记忆单元中，当被施加第1极性之特定电压时，上述电阻状态自第1电阻状态向第2电阻状态转变，当被施加与上述第1极性为逆极性之第2极性之特定电压时，上述电阻状态自上述第2电阻状态向上述第1电阻状态转变；上述存取电路系对连接于所选择之上述记忆单元之上述第1配线及上述第2配线施加上述记忆单元之存取所需之电压，且使连接于非选择之上述记忆单元之上述第1配线及上述第2配线之至少一者为浮动状态，而存取上述所选择之记忆单元；其中上述存取电路在存取上述所选择之记忆单元之第1存取动作时，将上述复数个第1配线及上述复数个第2配线设定为第1电压，其后，将上述复数个第1配线或上述复数个第2配线设定为较上述第1电压更高之第2电压，其后，将连接于上述所选择之记忆单元之上述第1配线设定为上述第2电压以上之第3电压，将连接于上述
所选择之记忆单元之上述第2配线设定为上述第1电压，且使连接于上述非选择之记忆单元之上述第1配线及上述第2配线之至少一者为浮动状态。
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