一种抗干扰的时钟和数据恢复集成电路设计

摘要

本实用新型公开了一种抗干扰的时钟和数据恢复集成电路设计，属于电子领域。其结构包括CDR电路模块，用于恢复时钟和数据；还包括一级缓存模块，用于利用时钟的上升沿和下降沿对数据进行一级缓存；二级缓存模块，用于利用时钟的上升沿和下降沿对一级缓存的数据进行二级缓存；组合逻辑电路模块，用于对一级缓存的数据和二级缓存的数据进行逻辑操作，并消除逻辑操作的数据引入的正脉冲毛刺或者负脉冲毛刺；第三上升沿触发D触发器，用于由时钟的上升沿采样输出恢复数据。本实用新型的有益效果是：通过在CDR电路模块上连接三个逻辑门和六个D触发器，实现了同步进行无线通信数据解码和消除数据正脉冲毛刺或者负脉冲毛刺，实施简便，具有广阔的应用前景。

主权项

一种抗干扰的时钟和数据恢复集成电路设计，包括CDR电路模块，所述CDR电路模块用于恢复时钟和数据；其特征在于，还包括一级缓存模块、二级缓存模块、组合逻辑电路模块、第三上升沿触发D触发器；所述一级缓存模块用于利用时钟的上升沿和下降沿对数据进行一级缓存，包括第一上升沿触发D触发器、第一下降沿触发D触发器；所述二级缓存模块用于利用时钟的上升沿和下降沿对一级缓存的数据进行二级缓存，包括第二上升沿触发D触发器、第二下降沿触发D触发器；所述组合逻辑电路模块用于对一级缓存的数据和二级缓存的数据进行逻辑操作，并消除逻辑操作的数据引入的正脉冲毛刺或者负脉冲毛刺，包括第一或门、第二或门、第二级逻辑门；所述第三上升沿触发D触发器用于由时钟的上升沿采样输出恢复数据；其中，所述第一上升沿触发D触发器的一个输入端接入时钟，另一个输入端接入数据，输出端分别与所述第二上升沿触发D触发器的一个输入端和所述第一或门的一个输入端连接；所述第二上升沿触发D触发器的另一个输入端接入时钟，输出端与所述第一或门的另一个输入端连接；所述第一或门的输出端与所述第二级逻辑门的一个输入端连接；所述第一下降沿触发D触发器的一个输入端接入时钟，另一个输入端接入数据，输出端分别与所述第二下降沿触发D触发器的一个输入端和所述第二或门的一个输入端连接；所述第二下降沿触发D触发器的另一个输入端接入时钟，输出端与所述第二或门的另一个输入端连接；所述第二或门的输出端与所述第二级逻辑门的另一个输入端连接；所述第二级逻辑门的输出端与所述第三上升沿触发D触发器的一个输入端连接；所述第三上升沿触发D触发器的另一个输入端接入时钟，输出端输出恢复数据。