半导体存储装置的占空比校正电路

摘要

本发明提供一种半导体存储装置的占空比校正电路，包括：占空比校正单元，被配置为响应于占空比校正范围控制信号来确定占空比校正范围，响应于占空比校正码来将输入时钟的占空比校正为落在所确定的占空比校正范围内，并产生占空比校正时钟；占空比检测单元，被配置为检测占空比校正时钟的占空比，并输出占空比信息；以及占空比校正码发生单元，被配置为基于占空比信息来产生占空比校正码。

主权项

一种半导体存储装置的占空比校正电路，包括：占空比校正范围设置部，所述占空比校正范围设置部被配置为将时钟延迟并产生延迟时钟；公共节点电压确定部，所述公共节点电压确定部被配置为在所述时钟与所述延迟时钟的电平彼此相同时响应于上拉驱动力和下拉驱动力中的一个来确定公共节点的电压电平，而在所述时钟与所述延迟时钟的电平彼此不同时根据所述占空比校正码并响应于所述上拉驱动力和所述下拉驱动力两者来确定所述公共节点的电压电平；以及驱动器，所述驱动器被配置为驱动所述公共节点的电压电平并输出占空比校正时钟。