采用同步模式切换及帧优先级自动调整的总线装置及方法

摘要

本发明公开了一种采用同步模式切换及帧优先级自动调整的总线装置及方法，装置包含由仪器总线互联在一起的一个时钟管理节点与多个通讯节点，帧传输工作模式如下：首先在时钟模式下用同步串行通信方式进行总线仲裁，然后自动切换到源时钟模式，用同步并行通信方式实现高速数据传输。它采用仲裁帧头逐位竞争的方式进行总线仲裁权争夺，仲裁帧头中包含优先级调整域，总线协议通过改变优先级调整域的值实现帧优先级自动调整，可有效改善总线通讯实时性。本发明提出的总线装置，数据传输速率高，实时性强，结构简单，支持总线上的节点进行多主通讯并形成总线型拓扑结构网络。

主权项

一种采用同步模式切换及帧优先级自动调整的总线装置，其特征在于，它包括一个中央时钟管理节点与若干个通讯节点，所述中央时钟管理节点与所有通讯节点均通过仪器总线(11)连接，形成总线型拓扑结构网络；所述仪器总线(11)包括一对差分时钟信号线与多对差分数据信号线；所述中央时钟管理节点包括中央时钟管理节点总线收发器(12)与中央时钟管理节点FPGA(13)，所述中央时钟管理节点FPGA(13)通过中央时钟管理节点总线收发器(12)与所述仪器总线(11)相连；所述中央时钟管理节点FPGA(13)包括中央时钟管理节点总线接口模块(131)以及中央时钟管理器(132)，所述中央时钟管理器(132)通过中央时钟管理节点总线接口模块(131)与所述中央时钟管理节点总线收发器(12)相连；所述通讯节点包括通讯节点总线收发器(14)、通讯节点FPGA(15)以及数字信号处理器(16)，所述通讯节点FPGA(15)通过所述通讯节点总线收发器(14)与所述仪器总线(11)相连，所述数字信号处理器(16)与所述通讯节点FPGA(15)相连；所述通讯节点FPGA(15)包括通讯节点总线接口模块(151)、节点总线管理器(152)以及EMIF接口模块(153)，所述节点总线管理器(152)通过通讯节点总线接口模块(151)与所述通讯节点总线收发器(14)相连，所述节点总线管理器(152)通过EMIF接口模块(153)与所述数字信号处理器(16)相连。