| 摘要 |
【課題】プログラマブルロジックデバイスにおけるエラー検知率を向上させる。【解決手段】ＦＰＧＡ１０の構成メモリに構成情報をロードすることによって、演算回路Ｌ１〜Ｌ３と検証回路２１とを形成する。演算回路Ｌ１〜Ｌ３は、同じ演算機能を有しているが、回路ブロックの組み合わせが互いに異なっている。演算回路Ｌ１、Ｌ３は、ＤＳＰブロックを最大限使用する回路ブロックの組み合わせであり、演算回路Ｌ２は、ＤＳＰブロック以外の回路ブロックの組み合わせになっている。また、演算回路Ｌ１、Ｌ２は、データ保持メモリとして、ブロックＲＡＭを使用し、演算回路Ｌ３は、データ保持メモリとして分散ＲＡＭを使用する。各演算回路Ｌ１〜Ｌ３は、入力データＸがそれぞれ入力され、演算結果データＶ１〜Ｖ３を出力する。検証回路２１は、演算結果データＶ１〜Ｖ３を比較してエラーの有無を検証する。【選択図】図２ |
