使用栅极感应漏极泄漏在对3RD存储器编程期间进行预充电

摘要

在对3D堆叠式非易失性存储器设备的编程操作中，通过栅极感应漏极泄漏(GIDL)对抑制的NAND串的沟道进行预充电以实现高电平升压，这防止了在抑制的存储元件中的编程干扰。在编程-验证迭代中，在施加编程脉冲之前，向漏极侧选择门晶体管施加反向偏压以产生GIDL，从而使沟道被升压至诸如1.5V的预充电电平。随后，当编程脉冲被施加至选择的字线并且通过电压被施加至未选择的字线时，沟道由于电容性耦合而从预充电电平升压得更高。甚至对于被部分编程的NAND串而言，预充电也是有效的，这是因为预充电并不依赖于从位线端直接驱动沟道。

主权项

一种用于在3D堆叠式非易失性存储器设备中进行编程的方法，包括：驱动未抑制的NAND串(NS0)的沟道的电压(Vch_uninhibited)，所述未抑制的NAND串被选择用于编程，并且所述未抑制的NAND串包括被选择用于编程的选择的非易失性存储元件(M13)以及未被选择用于编程的多个未选择的非易失性存储元件(M03，M02，M01，M00，M10，M11，M12)；在所述驱动期间，通过将抑制的NAND串的漏极侧选择门(SGD0A)和源极侧选择门(SGS0A)设置处于不导电状态来使所述抑制的NAND串(NS0A)的沟道(CH，CHd，CHi，CHs)的电压(Vch_inhibited)浮动，所述抑制的NAND串包括经由选择的字线(WL_sel，830)连接至所述选择的非易失性存储元件的非易失性存储元件(M13A)以及经由未选择的字线(WL_unsel，822，824，826，828，836，834，832)连接至所述多个未选择的非易失性存储元件的多个非易失性存储元件(M03A，M02A，M01A，M00A，M10A，M11A，M12A)；在所述浮动期间，使用来自所述漏极侧选择门的栅极感应漏极泄漏来将所述抑制的NAND串的所述沟道的电压增加到预充电电平(Vpre‑charge)，并且使用电容性耦合来将所述抑制的NAND串的所述沟道的电压从所述预充电电平增加到编程抑制电平(Vch2)；以及在所述抑制的NAND串的所述沟道的电压处于所述编程抑制电平时，将所述选择的字线的电压增加到编程电平(Vpgm)并且将所述选择的字线的电压保持处于所述编程电平。