发明名称 |
基于比特或字节并行加速的处理器 |
摘要 |
本发明公开了一种基于比特或字节流并行加速的处理器,包括:代码区模块,取指与译码模块,地址生成模块、数据区模块、第一交织网络模块、数据通路模块、第二交织网络模块;所述代码区模块与所述取指与译码模块相连,所述取指与译码模块与所述地址生成模块相连,所述地址生成模块与所述数据区模块相连,所述数据区模块与所述第一交织网络模块相连,所述第一交织网络模块与所述数据通路模块相连,所述数据通路模块与所述第二交织网络模块相连。该处理器具有高并行度,高通量,硅面积开销小,功耗小能够提供足够灵活性,在应用需求发生变化时,通过软件编程就可以实现支持,使得产品的生命周期更长。 |
申请公布号 |
CN105005465A |
申请公布日期 |
2015.10.28 |
申请号 |
CN201510324754.7 |
申请日期 |
2015.06.12 |
申请人 |
北京理工大学 |
发明人 |
刘大可;霍元宏 |
分类号 |
G06F9/38(2006.01)I |
主分类号 |
G06F9/38(2006.01)I |
代理机构 |
北京路浩知识产权代理有限公司 11002 |
代理人 |
李相雨 |
主权项 |
一种基于比特或字节流并行加速的处理器,其特征在于,包括:代码区模块,取指与译码模块,地址生成模块、数据区模块、第一交织网络模块、数据通路模块、第二交织网络模块;所述代码区模块与所述取指与译码模块相连,所述取指与译码模块与所述地址生成模块相连,所述地址生成模块与所述数据区模块相连,所述数据区模块与所述第一交织网络模块相连,所述第一交织网络模块与所述数据通路模块相连,所述数据通路模块与所述第二交织网络模块相连。 |
地址 |
100081 北京市海淀区中关村南大街5号北京理工大学 |