基于FPGA的容错异步串行收发器装置

摘要

本发明提出基于FPGA的容错异步串行收发器。本发明包括有数据发送器，数据接收器，扩展汉明码编码器，扩展汉明码解码器，多数表决器，少数表决器。对所有的模块分别做TMR处理。对于发送器，首先数据处理单元将要发送的数据送入扩展汉明码编码器，编码器将编码后的码字分别送入多数表决器，将多数表决器得到表决后的码字送入串行发送器中，串行发送器将并行数据转换成串行数据发送出去。对于接收器，将串行输入信号通过引脚输入到FPGA中，在FPGA中通过串行接收器实现接收数据的串并转换，串行接收器将串行数据转换成并行数据之后，送入解码器。

主权项

一种基于FPGA的容错异步串行收发器装置，其特征是包括有发送器和接收器，所述的发送器数据处理单元与第一编码器、第二编码器、第三编码器并联；第一编码器的输出端分别与第一发送多数表决器的输入端、第二发送多数表决器的输入端、第三发送多数表决器的输入端连接，第二编码 器的输出端分别与第一发送多数表决器的输入端、第二发送多数表决器的 输入端、第三发送多数表决器的输入端连接，第三编码器的输出端分别与第一发送多数表决器的输入端、第二发送多数表决器的输入端、第三发送 多数表决器的输入端连接；第一发送多数表决器的输出端、第二发送多数 表决器的输出端、第三发送多数表决器的输出端分别连接串行发送器TMR 的输入端；串行发送器TMR的第一输出端连接第一少数表决器的P输入端，同 时连接第一输出缓存器的输入端、第二少数表决器的R1输入端和连接第三 少数表决器的R2输入端；串行发送器TMR的第二输出端连接第一少数表决器的 R1输入端，同时连接第二输出缓存器的输入端、第二少数表决器的P输入 端和连接第三少数表决器的R1输入端；串行发送器TMR的第三输出端连接第一少数表决器的R2输入端，同时连接第三输出缓存器的输入端、第二少数表决器的R2输入端和连接第三少数表决器的P输入端；第一少数表决器的输 出端与第一输出缓存器控制端连接，第二少数表决器的输出端与第二输出缓存器控制端连接，第三少数表决器的输出端与第三输出缓存器控制端连接，第一输出缓存器的输出端连接FPGA的第一输出引脚、第二输出缓存器的输出端连接FPGA的第二输出引脚、第三输出缓存器的输出端连接 FPGA的第三输出引脚；所述的接收器包括有数据第一引脚、数据第二引脚、数据第三引脚分别连接串行接收器TMR的输入端，串行接收器TMR的第一输出端通过第一解码器连接第一接收多数表决器的输入端、第二接收多数表决器的输入端、第三接收多数表决器的输入端；串行接收器TMR的第二输出端通过第二解码器连接第一接收多数表决器的输入端、第二接收多数表决器的输入端、第三接收多数表决器的输入端；串行接收器TMR的第三输出端通过第三解码器连接第一接收多数表决器的输入端、第二接收多数表决器的输入端、第三接收多数表决器的输入端；第一接收多数表决器的输出端、第二接收多数表决器的输出端、第三接收多数表决器的输出端分别连接数据处理单元；所述的串行接收器TMR包括有电路相同的并联的第一串行接收器、第二串行接收器、第三串行接收器，所述的第一串行接收器包括有同步器经滤波器与串并转换器的输入端和起始信号检测的输入端连接；波特率发生器的输 出端与起始信号检测的输出端分别与接收控制状态机的输入端连接，第一串行接收器的接收控制状态机的输出端、第二串行接收器的接收控制状态机的输出端、第三串行接收器的接收控制状态机的输出端分别连接第一多数表决器组的输入端，第一多数表决器组的输出端分别连接第一串行接收 器的接收控制状态机的输入端、第二串行接收器的接收控制状态机的输入 端、第三串行接收器的接收控制状态机的输入端；接收控制状态机的输出端连接串并转换器的输入端，第一串行接收器的串并转换器的输出端、第二串行接收器串并转换器的输出端、第三串行接收器的串并转换器的输出端分别连接第二多数表决器组的输入端，第二多数表决器组的输出端向解码器连接；所述的串行发送器TMR包括有电路相同的并联的第一串行发送器、第二串行发送器、第三串行发送器，所述的第一串行发送器包括有数据锁存与并串转换器的输入端连接；波特率发生器的输出端与发送控制状态机的输入端连接，第一串行发送器的发送控制状态机的输出端、第二串行发送器的发送控制状态机的输出端、第三串行发送器的发送控制状态机的输出端分别连接第一多数表决器组的输入端，第一多数表决器组的输出端分别连接第一串行发送器的发送控制状态机的输入端、第二串行发送器的发送控制状 态机的输入端、第三串行发送器的发送控制状态机的输入端；发送控制状 态机的输出端连接并串转换器的输入端，第一串行发送器的并串转换器的 输出端、第二串行发送器并串转换器的输出端、第三串行发送器的并串转 换器的输出端分别连接第二多数表决器组的输入端，第二多数表决器组的 输出端向少数表决器输出。